信息处理装置及其控制方法制造方法及图纸

本发明专利技术公开了一种信息处理装置及其控制方法。信息处理装置包括：控制单元；处理单元，其能够动态地改变所述信息处理装置的电路配置；以及存储单元，用于存储表明将被读取到所述处理单元的电路配置的电路信息，其中所述处理单元从作为用于存储程序的存储介质的所述存储单元读取第一电路信息，以及其中所述控制单元从所述处理单元读取所述程序以便执行所述程序。

【技术实现步骤摘要】
信息处理装置及其控制方法
本专利技术涉及一种信息处理装置及其控制方法。
技术介绍
近年来，作为专用集成电路(ASIC)的替代，可编程逻辑器件(PLD)也经常用于信息处理装置。ASIC是为了特定用途而定制的集成电路，既定器件的作用也是固定的。另一方面，利用PLD，逻辑电路可以通过改变加载到其中的程序而根据期望被配置，因此既定器件的作用可以动态地改变。经常使用的PLD的一个例子就是现场可编程门阵列(FPGA)。在包括中央处理单元(CPU)和FPGA的装置中，通常用于为CPU存储启动程序的只读存储器(ROM)和用于存储将在FPGA中使用的电路信息的闪存ROM是独立设置的(例如，参考日本专利申请JP特开2004-210506)。但是，不利的是，为CPU和FPGA准备不同的存储介质则导致部件成本的增加或电路规模的增大。特别是为CPU存储启动程序的ROM的容量越来越小，且一般只在启动时使用，因此为CPU提供独立的ROM是不理想的。
技术实现思路
本专利技术旨在提供一种包括CPU和FPGA的信息处理装置，该装置能够避免为CPU提供独立的用于存储启动程序的ROM。根据下述示例性实施方式的描述并结合附图，本专利技术的其他特征将显而易见。附图说明图1是框图，展示了图像形成装置的配置。图2是框图，展示了控制器单元的配置。图3展示了本专利技术第一示例性实施方式的闪存ROM的数据结构。图4A、4B分别展示了第一示例性实施方式的FPGA中配置的逻辑电路。图5A、5B是流程图，展示了当启动第一示例性实施方式的图像形成装置时控制器单元的操作。图6展示了本专利技术第二示例性实施方式的闪存ROM的数据结构。图7展示了第二示例性实施方式的FPGA中配置的逻辑电路。图8A、8B是流程图，展示了当启动第二示例性实施方式的图像形成装置时控制器单元的操作。具体实施方式下面将结合附图详细描述本专利技术的示例性实施方式。在下文中，图像形成装置(例如打印机)将作为信息处理装置的例子来描述，但是专利技术的示例性实施方式也适用于各种信息处理装置，例如个人计算机(PC)。另外，具有扫描仪功能、打印机功能及传真机(FAX)功能的多功能外围设备将作为图像形成装置来描述，但是专利技术的示例性实施方式也适用于具有至少一种上述功能的装置。根据第一示例性实施方式，在包括FPGA的图像形成装置中，在启动时FPGA的作用相当于存储启动程序的ROM，以及在启动后的作用相当于用于处理图像数据的电路。图1是框图，展示了图像形成装置的配置。图像形成装置1经由局域网(LAN)400与PC3、PC4连接。图像形成装置1包括读取单元2、打印机单元6、操作单元7、硬盘8、FAX单元90及控制器单元110。读取单元2读取原稿以便输入图像数据。读取单元2包括原稿进给单元10及扫描仪单元11。原稿进给单元10输送原稿。扫描仪单元11光读取输送的原稿，并将读取结果转换成电信号形式的图像数据。打印机单元6基于图像数据在纸张上执行打印。具体地，打印机单元6基于由FPGA102(下文描述)执行过图像处理的数据执行打印。打印机单元6包括进纸单元12、标记单元13及排纸单元14。进纸单元12包括多个用于存储记录纸张的纸盒。标记单元13将图像数据转印并定影在记录纸张上。排纸单元14对打印后的记录纸张执行整理处理和装订处理，然后将记录纸张排到打印机单元6外部。操作单元7经由按键接收各种用户指令。另外，操作单元7经由面板通知用户各种信息。硬盘8存储控制程序和图像数据等。FAX单元90执行传真输入/输出处理。控制器单元110与读取单元2、打印机单元6、操作单元7、硬盘8、FAX单元90等组成部件相连接并控制所述组成部件。图2是框图，示出了控制器单元110的配置。图2选择性地展示了控制器单元110的配置中的和本专利技术的示例性实施方式密切相关的部件，以及控制器单元11还包括除了图2所示的部件以外的各种部件。CPU101控制图像形成装置1的整体。FPGA102属于PLD的类型，其中逻辑电路可以器件中根据需要被配置和改变。尽管本示例性实施方式以FPGA作为PLD的例子，但也可使用其他类型的PLD。动态随机存取存储器(DRAM)103用作CPU101执行程序的区域。闪存ROM104存储各种在FPGA102中使用的电路配置。尽管本示例性实施方式以闪存ROM作为ROM的例子，但也可使用其他类型的ROM，例如电可擦除可编程ROM(EPPROM)。CPU总线105将CPU101和FPGA102连接。DRAM接口(I/F)106将CPU101和DRAM103连接。串行外设接口(SPI)总线107将FPGA102和闪存ROM104以下列状态连接：在该状态中，FPGA102作为主设备，闪存ROM104作为从设备。FPGA102将等待信号108发送给CPU101。等待信号108处于断言状态(assertedstate)，以便使CPU101处于等待状态作为默认值。图3展示了第一示例性实施方式的闪存ROM104的数据结构。第一电路信息201是用于配置FPGA102中如图4A所示的第一逻辑电路的数据。第一电路信息201在地址“0000”处被写入闪存ROM104中。第二电路信息202是用于配置FPGA102中如图4B所示的第二逻辑电路的数据。第二电路信息202在地址“XXXX”(即不同于“0000”的地址)处被写入闪存ROM104中。图4A、4B分别展示了第一示例性实施方式的在FPGA102中配置的逻辑电路。图4A展示了通过将第一电路信息201加载到FPGA102中而在FPGA102中配置的第一逻辑电路。当启动图像形成装置1时，第一逻辑电路就在FPGA102中被配置，并促使FPGA102产生用于存储CPU101将使用的启动程序的存储介质的作用。在图4A、4B中，电路重新配置控制单元303是静态的配置。换句话说，电路重新配置控制单元303被事先装好，且不能通过加载下文将描述的程序而将其改变。另一方面，电路重新配置控制单元303以外的部件是动态配置。换句话说，这些部件没有被事先装好，且能通过加载下文将描述的程序而将其改变。启动程序存储单元301存储在启动时由CPU101执行的启动程序。等待信号控制单元302控制由FPGA102发送至CPU101的等待信号108。电路重新配置控制单元303根据CPU101通知的电路信息(即写入闪存ROM104中的电路信息)在FPGA102中重新配置逻辑电路。即使在启动图像形成装置1时电路重新配置控制单元303没有收到来自CPU101的命令，电路重新配置控制单元303仍然将写在闪存ROM104中的“0000”地址处的电路信息自动加载到FPGA102中。另外，电路重新配置控制单元303可以控制连接至SPI总线107的端口，以便从FPGA102和CPU101输出的信号不会彼此发生冲突。图4B展示了通过将第二电路信息202加载到FPGA102中而在FPGA102中配置的第二逻辑电路。在启动图像形成装置1之后，图4B所示的逻辑电路在FPGA102中被配置，并促使FPGA102产生图像处理电路的作用，用于处理各种图像数据。在图4B中，和图4A中相同的部分的附图标记也相同，因此不再赘述。图4B中的配置和图4A中的配置不同的地方在于启动程序存储单元301被改变本文档来自技高网...

【技术保护点】
一种信息处理装置，包括：控制单元；处理单元，其能够动态地改变所述信息处理装置的电路配置；以及存储单元，用于存储表明将被读取到所述处理单元的电路配置的电路信息，其中所述处理单元从所述存储单元读取第一电路信息以产生用于存储程序的存储介质的作用，以及其中所述控制单元从所述处理单元读取所述程序以便执行所述程序。

【技术特征摘要】
2012.06.28 JP 2012-1456591.一种信息处理装置，包括：与存储器单元连接的处理单元；可编程逻辑器件，其能够根据电路信息配置逻辑电路；以及存储单元，用于在第一地址中存储第一电路信息以及在第二地址中存储第二电路信息，所述第一电路信息使所述可编程逻辑器件配置用于存储所述处理单元的启动程序的第一逻辑电路，所述第二电路信息使所述可编程逻辑器件配置用于对图像数据执行图像处理的第二逻辑电路，其中，所述可编程逻辑器件从所述存储单元中的所述第一地址读取所述第一电路信息而无需经由所述处理单元告知所述第一地址，以便于根据读取的所述第一电路信息来配置所述第一逻辑电路，其中，所述处理单元将来自配置的第一逻辑电路的启动程序读取到所述存储器单元中并执行读取到所述存储器单元中的启动程序，以便于发送用于重新配置所述可编程逻辑器件的、关于所述第二地址的信息；以及其中，所述可编程逻辑器件基于由所述处理单元发送的关于所述第二地址的信息来获取存储在所述存储单元中的所述第二地址中的所述第二电路信息，以便于根据获取的所述第二电路信息来配置所述第二逻辑电路。2.根据权利要求1所述的信息处理装置，其中当所述信息处理装置被启动时，所述可编程逻辑器件从所述存储单元中的第一地址读取所述第一电路信息而无需经由所述处理单元告知所述第一地址。3.根据权利要求2所述的信息处理装置，其中当所述处理单元将所述启动程序执行完毕后，所述...

【专利技术属性】
技术研发人员：伊藤広树，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：