除法器、用于提供输出信号的方法和边沿跟踪器技术

公开了除法器、用于提供输出信号的方法和边沿跟踪器。公开了一种用于通过将基准信号的基准频率除以除法器值来提供具有输出频率的输出信号的除法器。该除法器至少包括第一除法器元件，其被配置成提供具有第一除法器输出信号频率的第一除法器输出信号，和最后一个除法器元件，其被配置成提供具有最后一个除法器输出信号的最后一个除法器输出信号，所述第一除法器输出信号频率是基准频率的一半，并且所述最后一个除法器输出信号频率是前一除法器输出信号频率的一半。此外，除法器包括用于提供输出信号的输出信号提供器。

【技术实现步骤摘要】
除法器、用于提供输出信号的方法和边沿跟踪器
本专利技术的实施例涉及一种用于通过用基准信号的基准频率除以除法器值来提供具有输出频率的输出信号的除法器。其他实施例涉及用于提供此类输出信号的方法。其他实施例涉及边沿跟踪器。
技术介绍
多模除法器（MMD）是用于RF收发机的基于PLL的频率发生中的关键电路构建块。基本上，MMD将其输入信号的频率除以可编程除法器值。考虑结合了三个MMD：反馈MMD、用于接收的LO（本机振荡器）MMD以及用于发射的TXMMD的示例性收发机PLL。由于MMD必须处理多GHz信号，所以当MMD的最大速度不足或功率消耗过高时出现问题。此外，MMD输出信号的占空因数（dutycycle）可能是重要的。虽然对于反馈除法器而言情况不是这样，但TXMMD必须输送50%占空因数输出。否则，输出级的线性度受损，并且在发射频谱中发生谐波。
技术实现思路
本专利技术的实施例涉及一种用于通过用基准信号的基准频率除以除法器值来提供具有输出频率的输出信号的除法器。该除法器包括一串的除法器元件。该串除法器元件至少包括第一除法器元件和最后一个除法器元件。第一除法器元件被配置成接收基准信号并提供第一除法器输出信号，其具有作为基准频率的一半的第一除法器输出信号频率。最后一个除法器元件被配置成从该串的前一除法器元件接收具有前一除法器输出信号频率的前一除法器输出信号，并提供最后一个除法器输出信号，其具有作为前一除法器输出信号频率的一半的最后一个除法器输出信号频率。此外，除法器包括用于提供输出信号的输出信号提供器。该输出信号提供器被配置成基于除法器值来确定触发（toggle）状态，其中，每个触发状态与输出信号的触发相关联，并包括与第一除法器输出信号相关联的第一位和与最后一个除法器输出信号相关联的最后一位，其中，所述位指示关联除法器输出信号的某些性质。此外，所述输出信号提供器被配置成检验最后一个除法器输出信号的实际性质对应于与最后一个除法器输出信号相关联的最后一位所指示的某个性质。此外，输出信号提供器被配置成随后紧接着此检验进一步检验第一除法器输出信号的实际性质对应于由与第一除法器输出信号相关联的第一位所指示的某个性质。此外，该输出信号提供器被配置成随后紧接着此进一步检验而在基准信号的预定边沿处触发输出信号。其他实施例涉及一种用于通过将基准信号的基准频率除以除法器值来提供具有输出频率的输出信号的方法。本专利技术的其他实施例涉及一种用于跟踪具有已知起始值的输入信号中的预定义边沿的边沿跟踪器。附图说明将使用附图来更详细地描述本专利技术的实施例，在所述附图中：图1示出了根据本专利技术的实施例的除法器的示意性框图；图2在图中示出了异步波纹计数器中的时序；图3A示出了根据本专利技术的另一实施例的除法器的示意性框图；图3B示出了单个除法器切片或除法器级的其如何在图3A中所示的除法器中被使用的示意性框图；图4示出了根据本专利技术的实施例的边沿跟踪器的示意图；图5A示出了使用图3A中所示的除法器的用于DIV18的信号图；图5B示出了使用图3A中所示的除法器的用于DIV17的信号图；图5C示出了举例说明图4中所示的边沿跟踪器的不同可能状态的信号图；图6A示出了根据本专利技术的实施例的移动通信设备的示意性框图；图6B示出了来自50%占空因数MMD输出信号的IQ生成相比于来自非50%占空因数MMD输出信号的IQ生成的优点；以及图7示出了根据本专利技术的另一实施例的方法的流程图。具体实施方式在使用附图来详细地描述本专利技术的实施例之前，应指出的是在图中，相同的元件或功能上相等的元件被提供相同的参考标号，并且省略了用于具有相同参考标号的元件的重复描述。因此，为具有相同参考标号的元件提供的描述是相互可互换的。图1示出了根据本专利技术的实施例的除法器100的示意性框图。除法器100可以是所谓的多模除法器100（MMD100）。除法器100被配置成通过将基准信号103或输入信号103的基准频率fin除以除法器值来提供具有输出频率fout的输出信号101。除法器100包括一串除法器元件105a至105n。该串除法器元件105a至105n包括第一除法器元件105a，其被配置成接收基准信号103并提供具有第一除法器输出信号频率f1的第一除法器输出信号107a，第一除法器输出信号频率f1为基准频率fin的一半。此外，该串除法器元件105a至105n包括最后一个除法器元件105n（其为该串除法器元件105a至105n中的最后一个除法器元件）。最后一个除法器元件105n被配置成从该串的前一除法器元件接收具有前一除法器输出信号频率fn-1的前一除法器输出信号107n-1。此外，最后一个除法器元件105n被配置成提供具有最后一个除法器输出信号频率fn的最后一个除法器输出信号107n，所述最后一个除法器输出信号频率fn为前一除法器输出信号频率fn-1的一半。换言之，除法器元件105a至105n可以是所谓的DIV2元件，其被配置成将输入信号频率除以二。除法器元件105a至105n的数目可以是任意的，并且可以取决于应由除法器100最大实现的除法器值111。在本专利技术的较小实施例中，该串除法器105a、105n包括两个除法器元件。此外，除法器100包括用于提供输出信号101的输出信号提供器109。输出信号提供器109被配置成基于除法器值111来确定触发状态（或由除法器元件105a至105n形成的计数器的计数器状态），其中，每个触发状态与输出信号101的触发相关联。此外，每个触发状态包括与第一除法器输出信号107a相关联的第一位和与最后一个除法器输出信号107n相关联的最后一位，其中，该位指示关联除法器输出信号107a至107n的某些性质。此外，输出信号提供器109被配置成检验最后一个除法器输出信号107n的实际性质对应于与最后一个除法器输出信号107n相关联的（触发状态的）最后一位所指示的某个性质。此外，输出信号提供器109被配置成随后紧接着最后一个除法器输出信号107n对应于最后一位所指示的某个性质的检验而进一步检验第一除法器输出信号107a的实际性质对应于由与第一除法器输出信号107a相关联的第一位所指示的某个性质（在触发状态下）。此外，输出信号提供器109被配置成随后紧接着此另一（或最后一个）检验而在基准信号中的预定边沿（例如下降沿或上升沿）处触发输出信号101。MMD100的核心由该串除法器元件105a至105n（其为如在图1中可以看到的DIV2元件）形成。输出信号101的输出频率fout通过fin/fout=2n与基准信号103的输入频率FIN相关（其中n是除法器元件105a至105n的数目）。可以将该结构同时理解为异步二进制计数器，其中，由所有除法器元件或DIV2级105a至105n的输出来定义状态。可以将第一个视为LSB且可以将最后一个视为MSB。本专利技术的实施例的基本思想是使此结构在没有任何中断的情况下连续地计数或重新加载以保持其能量效率。换言之，图1中所示的除法器100是循环多模除法器100而不需要将除法器元件105a至105n重置。应指出的是由于异步操作，功率的3/4被花费在前两个级中，独立于级的总数。任何给定时间的所有除法器元件015a至105n的状态体现了计算输出所需的信息。现在，挑战是以明本文档来自技高网...

【技术保护点】
一种用于通过将基准信号的基准频率除以除法器值来提供具有输出频率的输出信号的除法器，该除法器包括：一串除法器元件，至少包括：第一除法器元件，其配置成接收基准信号并提供具有第一除法器输出信号频率的第一除法器输出信号，第一除法器输出信号频率是基准频率的一半；最后一个除法器元件，其被配置成从所述串中的前一除法器元件接收具有前一除法器输出信号频率的前一除法器输出信号，并提供具有最后一个除法器输出信号频率的最后一个除法器输出信号，最后一个除法器输出信号频率是前一除法器输出信号频率的一半；以及输出信号提供器，被配置成提供输出信号，其中，该输出信号提供器被配置成：???????基于除法器值来确定触发器状态，其中，每个触发状态与输出信号的触发相关联，并包括与第一除法器输出信号相关联的第一位和与最后一个除法器输出信号相关联的最后一位，其中，所述位指示关联除法器输出信号的某些性质，???????检验最后一个除法器输出信号的实际性质对应于与最后一个除法器输出信号相关联的最后一位所指示的某些性质，???????随后紧接着此检验进一步检验第一除法器输出信号的实际性质对应于由与第一除法器输出信号相关联的第一位所指示的某个性质，以及???????随后紧接着此进一步检验而在基准信号的预定边沿处触发输出信号。...

【技术特征摘要】
2012.06.11 US 13/4935011.一种用于通过将基准信号的基准频率除以除法器值来提供具有输出频率的输出信号的除法器，该除法器包括：一串除法器元件，至少包括：第一除法器元件，其配置成接收所述基准信号并提供具有第一除法器输出信号频率的第一除法器输出信号，所述第一除法器输出信号频率是所述基准频率的一半；最后一个除法器元件，其被配置成从所述串除法器元件中的前一除法器元件接收具有前一除法器输出信号频率的前一除法器输出信号，并提供具有最后一个除法器输出信号频率的最后一个除法器输出信号，所述最后一个除法器输出信号频率是所述前一除法器输出信号频率的一半；以及输出信号提供器，被配置成提供所述输出信号，其中，该输出信号提供器被配置成：基于所述除法器值来确定触发状态，其中，每个触发状态与所述输出信号的触发相关联，并包括与所述第一除法器输出信号相关联的第一位和与所述最后一个除法器输出信号相关联的最后一位，其中，所述第一位指示所述第一除法器输出信号的某个性质并且所述最后一位指示所述最后一个除法器输出信号的某个性质，检验所述最后一个除法器输出信号的实际性质对应于与所述最后一个除法器输出信号相关联的所述最后一位所指示的某个性质，随后紧接着此检验进一步检验所述第一除法器输出信号的实际性质对应于由与所述第一除法器输出信号相关联的所述第一位所指示的某个性质，以及随后紧接着此进一步检验而在所述基准信号的预定边沿处触发所述输出信号。2.根据权利要求1所述的除法器，其中，所述输出信号提供器被配置成：在检验所述最后一个除法器输出信号的实际性质是否对应于所述最后一位所指示的某个性质时，如果所述最后一个除法器输出信号的实际性质并不对应于所述最后一位所指示的某个性质，则在所述输出信号提供器开始所述进一步检验之前，等待直至所述最后一个除法器输出信号中的边沿发生，使得在此边沿之后，所述最后一个除法器输出信号的实际性质对应于所述最后一位所指示的某个性质。3.根据权利要求1所述的除法器，其中，所述最后一位所指示的某个性质是所述最后一个除法器输出信号中的状态。4.根据权利要求1所述的除法器，其中，所述第一位所指示的某个性质是所述第一除法器输出信号中的预定义类型的边沿。5.根据权利要求4所述的除法器，其中，所述第一位的第一值对应于下降沿和上升沿之中的第一类型的边沿，并且所述第一位的第二值对应于下降沿和上升沿之中的第二类型的边沿，并且其中，所述第一类型的边沿和所述第二类型的边沿是不同的。6.根据权利要求1所述的除法器，其中，所述输出信号提供器被配置成通过将取决于所述除法器值的预定值与所述输出信号最后一个被触发的最后一个触发状态相加来确定所述输出信号下一次将被触发的下一个触发状态；以及其中，所述输出信号提供器被配置成执行模2N加法，其中，N是所述串除法器元件中的除法器元件的数目。7.根据权利要求1所述的除法器，其中，所述输出信号提供器被配置成通过将所述除法器值的一半与所述输出信号最后一次被触发的最后一个触发状态相加而针对偶数除法器值确定所述输出信号下一次将被触发的下一个触发状态。8.根据权利要求1所述的除法器，其中，所述输出信号提供器被配置成通过交替地完成以下各项而针对奇数除法器值确定所述输出信号下一次将被触发的下一个触发状态：将被除以2的除法器值整数与所述输出信号最后一次被触发的最后一个触发状态相加；以及将被除以2并增加1的除法器值整数与所述输出信号最后一次被触发的所述最后一个触发状态相加。9.根据权利要求8所述的除法器，其中，所述输出信号提供器被配置成针对所述奇数除法器值在通过将被除以2并增加1的除法器值整数与所述最后一个触发器状态相加而确定所述下一个触发状态的情况下从在已成功地执行所述进一步检验之后发生的所述基准信号中的上升沿和下降沿之中的第一类型的边沿起在边沿处触发输出信号，并且在通过将被除以2的除法器值整数与所述最后一个触发状态相加来确定所述下一个触发状态的情况下从所述基准信号中的上升沿和下降沿之中的第二类型的边沿起在以下边沿处触发所述输出信号：该边沿至少从所述基准信号中的第一类型的边沿起跟着另一边沿，该另一边沿在已经成功地执行所述进一步检验之后发生；以及其中，所述第一类型的边沿不同于所述第二类型的边沿。10.根据权利要求1所述的除法器，其中，所述输出信号提供器被配置成针对偶数除法器值始终在所述基准信号中的下降沿和上升沿之中的相同类型的边沿处触发所述输出信号。11.根据权利要求1所述的除法器，其中，所述输出信号提供器被配置成针对奇数除法器值交替地在所述基准信号中的上升沿处和所述基准信号中的下降沿处触发所述输出信号。12.根据权利要求1所述的除法器，其中，所述输出信号提供器包括被配置成基于该除法器值来确定所述触发状态的加法器。13.根据权利要求12所述的除法器，其中，所述加法器被配置成针对所述输出信号的每次触发确定新触发状态。14.根据权利要求12所述的除法器，其中，所述加法器被配置成接收时钟信号，并且其中，所述加法器被配置成响应于所述时钟信号中的预定边沿而确定与所述输出信号的即将发生的触发相关联的下一个触发状态；以及其中，所述时钟信号是基于所述第一除法器输出信号。15.根据权利要求12所述的除法器，其中，所述加法器被配置成在未将触发状态重置的情况下连续地确定所述触发状态。16.根据权利要求1所述的除法器，还包括布置在所述串除法器元件的所述第一除法器元件与所述最后一个除法器元件之间的多个除法器元件，使得所述串除法器元件中的给定除法器元件的给定除法器输出信号的给定除法器输出信号频率是在所述串除法器元件中的所述给定除法器元件前面的所述串除法器元件中的另一给定除法器元件的另一给定除法器输出信号的另一给定除法器输出信号频率的一半。17.根据权利要求16所述的除法器，其中，所述输出信号提供器被配置成确定所述触发状态，使得每个触发状态针对每个除法器输出信号包括指示关联除法器输出信号的所述某个性质的关联位。18.根据权利要求16所述的除法器，其中，所述输出信号提供器被配置成针对从所述最后一个除法器元件开始的每个触发状态随后检验每个除法器元件的每个除法器输出信号的实际性质对应于该触发状态中的关联位所指示的某个性质；以及其中，在已完成所有检验之后，在所述基准信号中的所述预定边沿处触发所述输出信号。19.根据权利要求1所述的除法器，其中，所述输出信号提供器包括串除法器元件中的每个除法器元件的与该除法器元件相关联的信号跟踪器；其中，每个信号跟踪器被配置成针对每个触发状态检验其关联除法器元件的除法器输出信号的实际性质对应于该触发状态中的关联位；其中，所述输出信号提供器被配置成只有当已经由被关联至另一给定除法器元件的另一给定信号跟踪器执行检验之后才激活与给定除法器元件相关联的给定信号跟踪器，所述另一给定除法器元件直接跟着所述串除法器元件中的所述给定除法器元件。20.根据权利要求19所述的除法器，其中，所述输出信号提供器被配置成在已经由与所述第一除法器元件相关联的第一信号跟踪器执行检验之后将所述第一信号跟踪器重置。21.根据权...

【专利技术属性】
技术研发人员：O豪克，
申请(专利权)人：英特尔移动通信有限责任公司，
类型：发明
国别省市：