除法方法及除法装置制造方法及图纸

本发明专利技术提供一种除法装置。除法装置包含有除频电路与去噪声电路，除频电路用以接收第一频率讯号并产生对应于第一频率讯号的除频后讯号，而去噪声电路耦接至除频电路，并用以接收第二频率讯号与除频后讯号，并参考第二频率讯号与除频后讯号，降低除频后讯号的噪声，以产生去噪声除频后讯号。第一、第二频率讯号可为相同的频率讯号或不同的频率讯号。依据本发明专利技术所实现的电流型逻辑的电路架构可操作在高速/高频环境中且能够有效降低讯号中的噪声抖动。

【技术实现步骤摘要】

本专利技术关于一种除法机制，更具体地说，涉及一种可操作在高速/高频环境中且能够有效降低噪声抖动的除法装置及除法方法。
技术介绍
一般而言，传统的除法器所使用的电路架构为互补式金氧半导体标准组件(CMOSStandard Cell)的电路架构，然而，目前为了提升电路本身对噪声抖动的忍受能力，有些除法器会使用电流型逻辑(Current Mode Logic, CML)的电路架构来取代原先互补式金氧半导体标准组件的电路架构。这样的实施方式会相对地提高芯片的面积，也增加额外的耗电量，但在某些情况下 (例如高速/高频操作环境中)，目前所使用的电流型逻辑的电路架构却仍无法有效增加抗噪声的能力。
技术实现思路
本专利技术要解决的技术问题在于，针对现有技术所使用的电流型逻辑的电路架构仍无法有效增加抗噪声能力的缺陷，提供一种可操作在高速/高频环境中且能够有效降低讯号中的噪声抖动的除法装置及相关除法方法，以解决上述的问题。本专利技术解决其技术问题所采用的技术方案之一是构造了一种除法装置。除法装置包含有第一除频电路与第一去噪声电路。第一除频电路用以接收一第一频率讯号，并产生对应于第一频率讯号的第一除频后讯号。第一去噪声电路耦接至第一除频电路，并用以接收一第二频率讯号与第一除频后讯号，并参考第二频率讯号与第一除频后讯号，降低第一除频后讯号的噪声，以产生第一去噪声除频后讯号。上述本专利技术所述的除法装置，其中该第二频率讯号为该第一除频电路所接收的该第一频率讯号。上述本专利技术所述的除法装置，其另包含有—第二除频电路，用以接收该第一除频后讯号，并产生一第二除频后讯号；以及一第二去噪声电路，耦接至该第二除频电路，用以接收该第一去噪声除频后讯号与该第二除频后讯号，并参考该第一去噪声除频后讯号与该第二除频后讯号，降低该第二除频后讯号的噪声，以产生一第二去噪声除频后讯号。上述本专利技术所述的除法装置，其中该第一去噪声电路参考该第一除频后讯号的一讯号转态时点，对该第二频率讯号进行取样，以产生该第一去噪声除频后讯号。上述本专利技术所述的除法装置，其中该第一去噪声电路根据该第一除频后讯号，对该第二频率讯号进行数据闩锁操作，以产生该第一去噪声除频后讯号。上述本专利技术所述的除法装置，其中该第一去噪声电路包含有一闩锁单元，该闩锁单元具有一数据输入端、一数据输出端与一致能输入端，该第一除频后讯号耦接至该致能输入端，该第二频率讯号耦接至该数据输入端，以及该第一去噪声除频后讯号产生于该数据输出端。上述本专利技术所述的除法装置，其中该闩锁单元为一穿透闩。本专利技术解决其技术问题所采用的技术方案之二是还构造了一种除法方法。除法方法包含接收第一频率讯号，并产生对应于第一频率讯号的第一除频后讯号；以及使用第一去噪声电路接收第二频率讯号与第一除频后讯号，并参考第二频率讯号与第一除频后讯号，降低第一除频后讯号的噪声，以产生第一去噪声除频后讯号。上述本专利技术所述的除法方法，其中该第二频率讯号相同于该第一频率讯号。上述本专利技术所述的除法方法，另包含有接收该第一除频后讯号，并对该第一除频后讯号进行除频以产生一第二除频后讯号；以及 使用一第二去噪声电路接收该第一去噪声除频后讯号与该第二除频后讯号，并参考该第一去噪声除频后讯号与该第二除频后讯号，降低该第二除频后讯号的噪声，以产生一第二去噪声除频后讯号。上述本专利技术所述的除法方法，其中参考该第一去噪声除频后讯号与该第二除频后讯号产生该第二去噪声除频后讯号的步骤包含有参考该第一除频后讯号的一讯号转态时点，对该第二频率讯号进行取样，以产生该第一去噪声除频后讯号。上述本专利技术所述的除法方法，其中参考该第一除频后讯号的该讯号转态时点以产生该第一去噪声除频后讯号的步骤包含有根据该第一除频后讯号，对该第二频率讯号进行数据闩锁操作，以产生该第一去噪声除频后讯号。实施本专利技术的技术方案，具有以下有益效果依据本专利技术所实现的电流型逻辑的电路架构可操作在高速/高频环境中且能够有效降低讯号中的噪声抖动。附图说明下面将结合附图及实施例对本专利技术作进一步说明，附图中图I为本专利技术第一实施例的除法装置的方块示意图；图2A为图I所示的除法装置的电路示意图；图2B为图I所示的除频电路在实作上的电路架构示意图；图2C为图I所示的去噪声电路在实作上的电路架构示意图；图3为图I所示的频率讯号CK、讯号SI、除频后讯号S2以及去噪声除频后讯号DIV2的讯号波形示意图；图4为本专利技术第二实施例的除法装置的方块示意图；图5为图4所示的除法装置的电路示意图；图6为图4所示的频率讯号CK、讯号S1-S4以及去噪声除频后讯号DIV2、DIV4的讯号波形示意图；图7为本专利技术第三实施例的除法装置的电路示意图；图8为图7所示的去噪声电路在实作上的电路架构示意图；图9为图7所示的频率讯号CK、讯号SI、除频后讯号S2以及去噪声除频后讯号DIV2的讯号波形示意图10为本专利技术第四实施例的除法装置的电路示意图；图11为图10所示的频率讯号CK、讯号S1-S4以及去噪声除频后讯号DIV2、DIV4的讯号波形示意图。主要组件符号说明100、400、700、1000除法装置~105、115、705、1005、1015除频电路 ~110、120、710、1010、1020去噪声电路具体实施例方式请参照图1，图I是本专利技术第一实施例的除法装置100的方块示意图。除法装置100包含有除频电路105及去噪声电路110，除频电路105用以接收第一频率讯号，并产生对应于第一频率讯号的除频后讯号S2。去噪声电路110耦接至除频电路105并用以接收第二频率讯号与除频后讯号S2，并参考第二频率讯号与除频后讯号S2，降低除频后讯号S2的噪声，以产生去噪声除频后讯号DIV2。在本实施例中，第一频率讯号与第二频率讯号的讯号源皆为相同的频率讯号源CK，换言之，第二频率讯号为除频电路105所接收的第一频率讯号，而其讯号源如图I所示皆来自于同一讯号源CK。此外，除法装置100可操作在高速(或高频)环境中，并忍受较多的噪声抖动，也就是具备良好的抗噪声能力。实作上，除频电路105利用电流型逻辑电路的电路架构来实现，电流型逻辑电路的架构可降低讯号中的噪声抖动，然而，在某些情况下(例如高速或高频操作环境中)，除频前/后的讯号仍会具有过多的噪声抖动。因此，本实施例设计去噪声电路110对除频后讯号S2进行去噪声操作，有效降低除频后讯号S2的噪声抖动，产生去噪声除频后讯号DIV2，其中虽然去噪声电路110名称中具有「去噪声」的字词，然而此表示去噪声电路110本身可有效降低讯号中的噪声抖动，甚至实质上可消除讯号中的噪声抖动，「去噪声」并非仅限定在必然消除讯号中的噪声抖动；同样地，去噪声除频后讯号DIV2中的噪声抖动有效地低于除频后讯号S2的噪声抖动，甚至实质上其相对应讯号源中的噪声抖动已被消除。此外，虽然本实施例的目的之一在于有效降低电流型逻辑电路操作在高速或高频环境中时所产生的噪声抖动，然而，需注意的是，除法装置100中的除频电路105在实际设计时并非必然使用电流型逻辑电路的架构来加以实现，电流型逻辑电路的架构仅为本实施例的实作上的较佳电路架构选择，而并非本专利技术的限制。此外，去噪声除频后讯号DIV2的频率实质上相同于除频后讯号S2的频率，然而其工作周期(Duty Cycle)可以不同本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：洪硕钧，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：