半导体装置的数据输出定时控制电路制造方法及图纸

本发明专利技术公开了一种半导体装置的数据输出定时控制电路，所述数据输出定时控制电路包括相位调整单元。所述相位调整单元被配置成顺序地与多个延迟时钟同步地将读取命令的相位移位延迟控制码的码值，所述多个延迟时钟是通过分别将外部时钟延迟预定延迟量而获得的；将移位的读取命令延迟可变的延迟量，以及输出延迟的结果作为输出使能标志信号。

【技术实现步骤摘要】
半导体装置的数据输出定时控制电路相关申请的交叉引用本申请要求2012年2月20日向韩国知识产权局提交的申请号为10-2012-0017103的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术涉及一种半导体装置，更具体而言，涉及一种数据输出定时控制电路（dataoutputtimingcontrolcircuit）。
技术介绍
半导体装置被配置成经由时钟同步系统操作以匹配操作定时，并且在不发生错误的情况下保证更快的操作。如果在半导体装置内部使用外部时钟，则在输出数据中会发生由于内部电路引起的时间延迟（时钟歪斜，clockskew）。因此，被提供用于产生DLL时钟的延迟锁定环包括对模型延迟值tREF的补偿，所述模型延迟值tREF是通过将半导体装置的内部电路（即，输出数据的路径）的延迟量进行建模而获得的。通过在半导体装置中使用DLL时钟，可以与外部时钟同步地将数据输出到半导体装置的外部。另一方面，在半导体装置中，根据数据输出延迟信息（CAS潜伏时间）来确定在读取操作期间向半导体装置的外部输出数据的时间点。数据输出延迟信息指示在接收基于外部时钟输入的外部读取命令之后要经过多少个时钟周期后才输出第一数据。数据输出定时控制电路是在半导体装置内部单独提供的一种电路，使得可以输出数据以匹配数据输出延迟信息。数据输出定时控制电路的目的是在设定的外部时钟的上升沿向外部输出第一数据，并且为此，数据输出定时控制电路产生用于控制数据输出时间的输出使能标志信号。输出使能标志信号是与DLL时钟同步的半导体装置的内部信号。图1是现有领域中的数据输出定时控制电路的框图。图1中所示的现有领域的数据输出定时控制电路包括延迟锁定环10、延迟量计算单元20以及相位调整单元30。延迟锁定环10被配置成接收外部时钟EXTCLK，并且通过将外部时钟延迟n*tCK-tREP（其中，n是自然数，tCK可以是一个时钟周期）来产生DLL时钟DLLCLK，以补偿可以是复制延迟时间的另一个模型延迟值tREP。具体地，延迟锁定环10包括：可变延迟单元11，所述可变延迟单元11被配置成响应于相位检测信号PDET，而调整外部时钟EXTCLK的延迟量（结果，将延迟量调整为n*tCK-tREP）；延迟模型单元12，所述延迟模型单元12被配置成将DLL时钟DLLCLK延迟模型延迟值tREF，并且产生反馈时钟FBCLK；以及相位比较单元13，所述相位比较单元13被配置成将外部时钟EXTCLK的相位与反馈时钟FBCLK的相位进行比较，并产生相位检测信号PDET。延迟量计算单元20被配置成将数据输出延迟信息CL的码值减去计数码N的码值并且输出减法的结果作为延迟控制码CL-N，所述计数码N的码值是通过对基于外部时钟EXTCLK的输出复位脉冲信号OERST的延迟量（n*tCK-tREP）+（tREP）——即n*tCK——计数而获得的。具体地，延迟量计算单元20包括：可变延迟单元21，所述可变延迟单元21被配置成将输出复位脉冲信号OERST延迟n*tCK-tREP；以及延迟模型单元22，所述延迟模型单元22被配置成响应于相位检测信号PDET而将输出复位脉冲信号OERST延迟tREP（可变延迟单元21和延迟模型单元22可以包括复位脉冲延迟单元，并且复位脉冲延迟单元的输出信号被定义为延迟的输出复位脉冲信号DOERST）。延迟量计算单元20还可以包括计数器单元23，所述计数器单元23被配置成与外部时钟EXTCLK同步地响应于外部复位脉冲信号OERST而开始计数，响应于延迟的输出复位脉冲信号DOERST而完成计数，以及产生计数码N。另外，延迟量计数单元20还可以包括计算单元24，所述计算单元24被配置成将具有数据输出延迟信息CL的码值减去计数码N的码值，并且输出减法的结果作为延迟控制码CL-N。相位调整单元30被配置成接收内部读取命令IRDCMD并将内部读取命令IRDCMD延迟n*tCK-tREP，将相位调整了与延迟控制码CL-N相对应的DLL时钟DLLCLK的时钟数目，以及输出经相位调整的信号作为输出使能标志信号OEFLAG。具体地，相位调整单元30包括：命令接收器31，所述命令接收器31被配置成接收外部读取命令RD，并且产生内部读取命令（在下文中，被称作为“读取命令”）IRDCMD；可变延迟单元32，所述可变延迟单元32被配置成响应于相位检测信号PDET而将读取命令IRDCMD延迟n*tCK-tREP，并且输出延迟的结果作为延迟的读取命令DRDCMD；以及移位寄存器33，所述移位寄存器33被配置成将延迟的读取命令DRDCMD的相位调整了和延迟控制码CL-N相对应的DLL时钟DLLCLK的时钟数目。结果，数据输出定时控制电路在将读取命令IRDCMD延迟（n*tCK-tREP）+（CL-N）——即CL-tREF——时激活输出使能标志信号。在输出使能标志信号OEFLAG被激活之后经过数据输出路径延迟时间tREP时，即在施加外部读取命令RD之后正确地经过与数据输出延迟信息一样长的时间时，向外部输出数据。图2A和图2B是示出相位调整单元30的信号波形的示图。图2A是正常操作的相位调整单元30的信号波形图。与外部时钟EXTCLK同步地经由命令接收器31来施加外部读取命令RD，但是内部使用的读取命令IRDCMD是实际被延迟与内部延迟量一样大的量的信号。可变延迟单元32将读取命令延迟n*tCK-tREP。此后，移位寄存器33与DLL时钟DLLCLK同步地将延迟的读取命令DRDCMD延迟。此时，延迟的读取命令DRDCMD具有与A一样大的设定余量。另一方面，半导体装置的时钟频率是指示半导体装置的数据处理速度的指标，并且现代技术已经朝着时钟频率逐步增加的方向发展。图2B是使用比图2A中所示的信号高的时钟频率的半导体存储装置的输出定时控制电路的信号波形图。图2B是使用更高的外部时钟频率的输出定时控制电路的相位调整单元30的信号波形图。图2B示出相位调整单元30会由于高时钟频率而发生故障的一个实例。如图2A所示，与外部时钟EXTCLK同步地经由命令接收器31来施加外部读取命令RD，但是内部使用的读取命令IRDCMD是实际被延迟了内部延迟量的信号。内部延迟量与图2A中的值相等，但是在本实施例中，由于时钟周期短所以内部延迟会是相对较大的值。可变延迟单元32将读取命令IRDCMD延迟n*tCK-tREP。此后，移位寄存器33必须与DLL时钟DLLCLK同步地将延迟的读取命令DRDCMD移位，并且在这种情况下，由于延迟的读取命令DRDCMD被产生为比设定的余量超前一段时间，所述一段时间与B一样大，所以移位寄存器33与比设定的定时晚一个周期的DLL时钟DLLCLK同步地操作。因此，在比设定的时间点晚一个周期的时间点处，输出使能标志信号OEFLAG被激活，于是在比设定的数据输出延迟信息CL延迟一个周期的时间点处向外部输出数据。这会引起整个半导体装置发生故障。
技术实现思路
在本专利技术的一个实施例中，一种半导体装置的数据输出定时控制电路包括：相位调整单元，所述相位调整单元被配置成顺序地与多个延迟时钟同步地将读取命令的相位移位延迟控制码的码值，将移位的读取命令延迟可变延迟量，以及输出延迟的结果作为输出使能标志信本文档来自技高网...

【技术保护点】
一种半导体装置的数据输出定时控制电路，包括：相位调整单元，所述相位调整单元被配置成顺序地与多个延迟时钟同步地将读取命令的相位移位延迟控制码的码值，将移位的读取命令延迟可变延迟量，以及输出延迟的结果作为输出使能标志信号，所述多个延迟时钟是通过分别将外部时钟延迟预定延迟量而获得的。

【技术特征摘要】
2012.02.20 KR 10-2012-00171031.一种半导体装置的数据输出定时控制电路，包括：相位调整单元，包括移位寄存器和可变延迟单元，其中，所述移位寄存器被配置成顺序地与多个延迟时钟同步地将读取命令的相位移位延迟控制码的码值，所述多个延迟时钟是通过分别将外部时钟延迟预定延迟量而获得的，其中，所述可变延迟单元被配置成将移位的读取命令延迟可变延迟量，以及输出延迟的结果作为输出使能标志信号。2.如权利要求1所述的数据输出定时控制电路，其中，所述可变延迟量是在外部时钟的n个周期内，通过补偿数据输出路径延迟量而获得的值，n是自然数。3.如权利要求1所述的数据输出定时控制电路，还包括延迟量计算单元，其中：所述延迟量计算单元被配置成从数据输出延迟信息的码值减去计数码的码值，并且输出减法的结果作为所述延迟控制码，所述计数码的码值是通过基于所述外部时钟来对可变延迟量和数据输出路径延迟量计数而获得的；以及所述延迟量计算单元包括：复位脉冲延迟单元，所述复位脉冲延迟单元被配置成将输出复位脉冲信号延迟所述可变延迟量和所述数据输出路径延迟量，并且产生延迟的输出复位脉冲信号；计数器单元，所述计数器单元被配置成响应于所述输出复位脉冲信号而开始计数，并且响应于所述延迟的输出复位脉冲信号而完成计数，以及产生所述计数码；以及计算单元，所述计算单元被配置成将具有所述数据输出延迟信息的码值减去所述计数码的码值，并且输出减法的结果作为所述延迟控制码。4.如权利要求1所述的数据输出定时控制电路，其中，所述相位调整单元还包括：时钟调整单元，所述时钟调整单元被配置成将所述外部时钟分别调整了所述预定延迟量，并且产生多个延迟时钟，其中，所述移位寄存器被配置成顺序地与第一延迟时钟至第二延迟时钟同步地将所述读取命令移位所述延迟控制码的码值，其中，在所述多个延迟时钟之中，所述第一延迟时钟被延迟最大量，而所述第二延迟时钟被延迟最小量。5.如权利要求4所述的数据输出定时控制电路，其中，所述可变延迟量是在所述外部时钟的n个周期内，通过补偿所述数据输出路径延迟量而获得的值，n是自然数。6.如权利要求4所述的数据输出定时控制电路，其中，所述时钟调整单元包括串联连接的多个延迟线以将所述外部时钟延迟，并且所述多个延迟时钟中的每个是从所述多个延迟线的任何一个输出的信号。7.如权利要求4所述的数据输出定时控制电路，其中，所述移位寄存器包括：多个D触发器，所述多个D触发器串联连接以将所述读取命令移位，其中，串联连接的所述多个D触发器顺序地与所述第一延迟时钟至所述第二延迟时钟同步地操作。8.如权利要求7所述的数据输出定时控制电路，其中，所述移位寄存器还包括：多路复用器，所述多路复用器被配置成响应于所述延迟控制码的码值，来选择所述延迟的读取命令的经由所述多个D触发器的延迟量。9.一种半导体装置的数据输出定时控制电路，包括：延迟量计算单元，所述延迟量计算单元被配置成从数据输出延迟信息的码值减去计数码的码值，并且输出减法的结果作为延迟控制码，所述计数码的码值是基于已经延迟了可变延迟量的外部时钟，通过对可变延迟量和数据输出路径延迟量计数而获得的；以及相位调整单元，包括移位寄存器和可变延迟单元，其中，所述可变延迟单元被配置成接收读取命令并且将读取命令延迟所述可变延迟量，其中，所述移位寄存器被配置成将延迟的读取命令的相位移位所述延迟控制码的码值，以及输出所述移位的结果作为输出使能标志信号，其中，所述移位寄存器顺序地与多个延迟时钟同步地将所述延...

【专利技术属性】
技术研发人员：金敬勋，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：