DDR2读写操作数字延迟链工艺-温度-电压控制器电路制造技术

本发明专利技术公开了一种DDR2读写操作数字延迟链工艺-温度-电压控制器电路，通过检测DDR2控制器和DDR2存储器之间的命令，输出同步数字延迟链使能信号至DDR2读写操作数字延迟链控制器。当DDR2控制器命令检测器检测到刷新命令时，工艺-温度-电压自动调整控制器在DDR2读写操作数字延迟链锁定的前提下，输出更新DDR2读写操作数字延迟链使能信号至DDR2读写操作数字延迟链控制器。本发明专利技术在DDR2控制器刷新命令操作阶段，DQS和DQ信号处于无效状态下，可以安全可靠、高精度地对DDR2读写操作数字延迟链进行动态更新。

【技术实现步骤摘要】

本专利技术涉及DDR2 (Double Data Rate，双倍速率同步动态随机存储器)读写操作数字延迟链控制器电路应用场合，如DDR，DDR2，DDR3等，属于高速DDR2读写操作数字延迟链控制器电路的

技术介绍
随着片上系统SOC芯片性能的不断提高，数据吞吐量也越来越大，使得DDR2(Double Data Rate，双倍速率同步动态随机存储器)控制器应用越来越广泛。芯片在工艺-温度-电压变化时，现有DDR2读写操作数字延迟链控制器技术采用动态更新读写操作数字延迟链，并没有考虑到DDR2控制器和DDR2存储器之间的DQ和DQS处于何种状态。现有的数字延迟链在工艺-温度-电压变化时更新数字延迟链存在的弊端: 1.DDR2控制器在写操作过程中，数据DQ信号是在写操作时钟域内完成，该时钟是系统DDR2时钟经过写操作时钟数字延迟链延迟3/4个得到的时钟，如果按照现有的DDR2写操作时钟数字延迟链控制器动态调整写操作时钟，特别是在写操作时钟正负沿附近时调整写操作数字延迟链，写操作时钟可能会出现毛刺，周期可能会减小，数据DQ信号有效时间减小，严重时数据DQ可能不满足DDR2规范本文档来自技高网...

【技术保护点】
一种DDR2读写操作数字延迟链工艺?温度?电压控制器电路，其特征在于：它包括DDR2控制器命令检测器、DDR2工艺?温度?电压调整控制器、DDR2写操作时钟数字延迟链控制器、DDR2写操作DQS数字延迟链控制器和DDR2读操作DQS数字延迟链控制器；该电路中，在DDR2控制器正常工作的情况下，DDR2控制器命令检测器检测DDR2控制器和DDR2存储器之间的命令信号，当检测到的命令为刷新(refresh)或者自动刷新(self?refesh)时，输出refresh_state至DDR2工艺?温度?电压调整控制器；工艺?温度?电压发生变化时，DDR2工艺?温度?电压调整控制器在refesh_sta...

【技术特征摘要】
1.一种DDR2读写操作数字延迟链工艺-温度-电压控制器电路，其特征在于:它包括DDR2控制器命令检测器、DDR2工艺-温度-电压调整控制器、DDR2写操作时钟数字延迟链控制器、DDR2写操作DQS数字延迟链控制器和DDR2读操作DQS数字延迟链控制器；该电路中，在DDR2控制器正常工作的情况下，DDR2控制器命令检测器检测DDR2控制器和DDR2存储器之间的命令信号，当检测到的命令为刷新(refresh)或者自动刷新(self refesh)时，输出refresh_state至DDR2工艺-温度-电压调整控制器；工艺-温度-电压发生变化时，DDR2工艺-温度-电压调整控制器在refeSh_State有效的条件下，发出同步使能信号至DDR2写操作DQS数字延迟链控制器和DDR2读操作DQS数字延迟链控制器，更新读写操作数字延迟链。2.根据权利要求1所述的控制器电路，其特征在于:所述DDR2控制器命令检测器，输入信号为 DDR2 控制命令 cs_n, ras_n, cas_n, we_n, cke, DDR2 系统时钟 ddr_clk 和 DDR2系统复位信号resetn，输出信号为DDR2刷新状态refresh_state信号；DDR2控制器命令检测器在DDR2系统复位信号resetn低电平时完成异步复位，refresh_state在复位状态时为O。3.根据权利要求2所述的控制器电路,其特征在于:当cs_n,ras_n,cas_n为0,we_n和cke为I时，DDR2控制器命令检测器检测到刷新(refresh)或者自动刷新(self refesh)命令，该信号为ddr_mem_refresh_tmp ;在DDR2控制器时钟域内，将ddr_mem_refresh_tmp用寄存器打一拍，得到ddr_mem_refresh_tmp延迟一个DDR2控制器系统时钟后的ddr_mem_refresh_delaylcycle信号；在DDR2控制器时钟域内，通过DDR2寄存器将ddr_mem_refresh_tmp 和 ddr_mem_refresh_delaylcycle 做或运算的结果 refresh_state 信号输出至DDR2工艺-温度-电压调整控制器。4.根据权利要求1所述的控制器电路，其特征在于:所述DDR2工艺-温度-电压调整控制器，输入信号为DDR2系统时钟ddr_clk，DDR2系统复位信号resetn，系统更新DDR2数字延迟链resync信号,系统更新数字延迟链使能信号auto_resync_en, DDR2数字延迟链锁定lock信号，输出更新DDR2读写操作数字延迟链oreSync_dll至DDR2读写操作数字延迟链控制器；DDR2工艺-温度-电压调整控制器在DDR2系统复位信号resetn低电平时完成异步复位，oresync_dll在复位状态时为O。5.根据权利要求4所述的控制器电路，其特征在于:在DDR2数字延迟链锁定lock信号有效的条件下，resync为I或者auto_resync_en和refresh_state信号同时为I时，输出更新DDR2读写操作数字延迟链oresync_dll中间变量oresync_dll_tmp为I,在DDR2控制器时钟域内，将oresync_dll_tmp用寄存器打一拍得到的oresync_dll信号输出至DDR2读写操作数字延迟链控制器。6.根据权利要求1所述的控制器电路，其特征在于:所述DDR2写操作时钟数字延迟链控制器，输入信号为DDR2系统时钟ddr_clk，DDR2系统复位信号resetn，DDR2系统写操作时钟配置寄存器 write_clk_add_delay, write_clk_config_minus 和 write_clk_config_add,时钟锁定数字延迟链的锁定lock信号和锁定一个ddr_clk周期对应的延迟链延迟单元数量clock_locked_delaycell_num信号,输出DDR2系统时钟延迟3/4个相位所需的延迟单兀数量对应的独热码 one_hot_write_clk_delaycell_num 和 write_clk_delaycell_num_odd至写操作时钟延迟链。7.根据权利要求6所述的控制器电路，其特征在于:在DDR2系统时钟域内，clock—locked—delaycell—num 右移 2 位与 3 相乘，加上 clock—locked—delaycell—num[l]和clock—locked—delaycell—num，得到 write—elk—ideal—delaycell—num，根据 DDR2 规范，写操作时DQ数据信号应当位于DDR2系统时钟3/4处相位，在深亚微米工艺下，后端布局布线中存在着线延迟，芯片输出输入管脚延迟及板级延迟等问题，写操作DQ数据信号可能和DDR2系统时钟存在偏差，需要根据实际电路延迟对write—elk—ideal—delaycell—num 进行修正，定义修正后的 write_clk_ideal_delaycell_num 为 write_clk_ideal_delaycell—num—modified ；当锁定lock信号有效时，若写操作DQ数据信号在DDR2系统时钟 1/4 相位之后，DDR2 系统配置 write—elk—add—delay 为 0，对 write—elk—ideal—delaycell—num 进行减小修正，艮P write_clk—ideal_delaycell—num—modified 为 write_elk—ideal—delaycell—num 减去 write—elk—config—minus ;若写操作 DQ 数据信号在DDR2 系统时钟 1/4 相位之前，DDR2 系统配置 write—elk—add—delay 为 1，对 write—elk—ideal_delaycell—num 进行增力口修正，艮P write_clk—ideal_delaycell—num—modified 为write_clk_ideal_delaycell_num 与 write_clk—config—add 之和；将(write_clk—ideal_delaycell—num—modified-1)转换为独热码 one—hot—write—elk—delaycell—num ;在 DD...

【专利技术属性】
技术研发人员：吕新浩，孙翼，高鹏，马涛，
申请(专利权)人：昆山慧凝微电子有限公司，
类型：发明
国别省市：