采用数据驱动机制多处理器间数据通信电路制造技术

本发明专利技术涉及一种采用数据驱动机制的多处理器间数据通信电路，它包括：一个交叉开关矩阵、4个数据流存储器、4个匹配电路。如图所示，发送数据传送时，源CPU根据之前定好的协议经过与其相连的匹配电路，然后发送至交叉开关矩阵实现数据传输；接收数据时，首先源数据经过交叉开关矩阵选择路径后后传送至交叉开关矩阵的相对应的输出端口，输出的数据进入数据流流存储器DFM，经过DFM完备性检测后，取出函数号与数据传送至相应的目的CPU。本发明专利技术能较好的解决多核结构出现的通信瓶颈问题。

【技术实现步骤摘要】

本专利技术涉及一种采用数据驱动机制的多处理器间数据通信电路，具体的说是一种涉及数据流驱动技术、交叉开关矩阵技术的一种可阵列化高并行性的数据驱动通信电路。
技术介绍
多核处理器是指把两个以上的处理器核集成在一块芯片上的技术，以增强计算性能。CMP (片上多处理器)通过在多个CPU核上分配工作负荷，并且依靠到内存和输入输出(I/O)的高速片上互联和高带宽管道对系统性能进行提升。多核处理器，较之当前的单核处理器，能带来更多的性能和生产力优势，因而最终将成为一种广泛普及的计算模式。处理器发展至今，发热量和干扰等因素的介入使得单个处理器的频率已经越来越趋近于一个极限。最有力的证据是功耗不断增大。无论芯片是否正在工作，漏电流增大的趋势越来越显著，因而无法再像以前那样提高处理器的工作频率。此外，靠改变单核体系结构提高性能，需要昂贵的成本。目前为止，多核技术已成为提高性能的最后王牌，各CPU厂家也开始改变设计典范，未来所有微处理器皆朝多核心设计发展为主流，传统型单一核心处理器将退居二线。关于双核心，从ALTHON 64 X2系列的横空出世，到现在的酷睿傲视群雄，再到双核安腾2的发布，双核心已经是目前市场的主流产品。在服务器领域，双核心处理器以其卓越的性能，更低的成本也被大多数企业接收。多核系统的一个关键问题是并行编程，现有的程序都是基于控制流机的，都是顺序执行，如何实现有效的并行编程，这是一大问题。多核系统的关键技术是片上网络通信的设计。目前，多核处理器的互联通信有多种不同的设计，但是如何有效的处理数量庞大的多核系统之间的协作、数量庞大的处理器核的通信等还存在着诸多问题。针对以上并行编程与片上网络通信问题，本专利技术提出了采用数据驱动机制的多处理器间数据通信电路。其特点是数据驱动、可阵列化与高并行性，数据驱动可以充分发掘数据间隐藏的并行性，降低了并行编程的难度，可阵列化使得其可扩展性强，高并行性使得能够同时处理多个数据，提高了通信速度。本专利技术电路中采用了基于iSLIP高效调度算法的交叉开关矩阵进行传送数据，这是一种高效的片上通信结构，并且设计了数据流专用存储器DFM(Data Flow Memory)，用于数据驱动，充分发掘了数据间潜在的并行性。
技术实现思路
本专利技术的目的是:针对多核体系结构中面临并行编程与片上网络通信问题，本专利技术提供一种采用数据驱动机制的多处理器间数据通信电路，能较好的解决多核结构出现通 目瓶颈问题。 为达到上述目的，本专利技术的技术方案是:一种采用数据驱动机制的多处理器间数据通信电路，包括:一个交叉开关矩阵、4个数据流存储器、4个匹配电路。连接方式如图1所示:发送数据传送时，源CPU根据之前定好的协议经过一个匹配电路发送数据至交叉开关矩阵实现数据传输；接收数据时，首先源数据经过交叉开关矩阵选择路径后传送至交叉开关矩阵的相对应的输出端口，输出的数据进入数据流流存储器，经过数据流储存器完备性检测后，取出函数号与数据传送至相应的目的CPU。上述数据流存储器是专为函数级数据流驱动机制设计的专用数据函数存储器，主要实现函数提取与数据存储功能。上述匹配电路用于匹配CPU核与交叉开关矩阵之间的时序，使得数据能过正确的传送，使时序匹配。上述交叉开关矩阵中的调度器采用的iSLIP调度算法，保证了调度的公平公正性，解决了饿死现象，并实现了 100%的吞吐。上述交叉开关矩阵中的输入模块，提出了一种的基于链表的电路结构，避免了头阻塞现象，相比于传统的虚拟输出队列的方法，减少了硬件资源的消耗。本专利技术与现有技术相比较，具有如下显而易见的突出实质性特点和显著技术进步。 (I)采用了数据驱动机制，设计了数据流专用存储器，只要CPU所需要数据到达就驱动执行，发掘了潜在的数据并行性，降低了并行编程的难度使得并行处理更容易实现。(2)给出了一种片上网络通信的详细设计方案一交叉开关矩阵。此互联结构克服了总线互联出现的不支持多核心、吞吐量低的缺点； (3)采用了交叉开关矩阵结构，具有可阵列化的特点、可扩展性强。(4)采用了交叉开关矩阵结构，相比于总线结构具有高的并行通信能力。附图说明图1是系统总框图。图2是数据流存储器电路结构图。图3是数据处理模块图4是标签更新模块电路5是匹配电路图6是交叉开关矩阵架构图。图7是交叉开关矩阵输入模块结构图。图8是交叉开关矩阵调度模块结构图。图9是调度器中的仲裁器结构图。具体实施例方式本专利技术的优选实施例结合附图详述如下: 实施例一: 如图1所示，本专利技术提出的采用数据驱动机制的多处理器间数据通信电路包括一个交叉开关矩阵(1)、4个数据流存储器(fiU)、四个匹配电路(fUd3)。其特征是:发送数据传送时，源CPU根据之前定好的协议经过匹配电路(3°、3\32、33)发送数据至交叉开关矩阵(I)实现数据传输；接收数据时，首先源数据经过交叉开关矩阵(I)选择路径后传送至交叉开关矩阵(I)的相对应的输出端口，输出的数据进入数据流流存储器(2°,2\22,23)，经过数据流专用存储器(2°、2\22、23)完备性检测后，取出函数号与数据传送至相应的目的CPU。实施例二: 本实施例与实施例一基本相同，特别之处如下: < 一 >、数据流存储器 参见图2，数据流存储器是一种特殊的存储器，主要由FIFO存储、数据处理模块、标签更新模块、RAM数据存储器以及FIFO函数存储器组成。其中FIFO存储主要用于存储输入的数据，使得数据能够正确的接收与传输；其中数据处理模块又由数据分段取出、地址生成器、译码器、位扩展及控制逻辑组成，取出输入数据中的函数号、数据号与数据，并由地址生成器生成相对应的地址，从而将数据传送至相关的功能模块进行相应的操作，并且生成相应的操作数标签；其中标签更新模块又由标签生成器、标签函数数据表寄存器及其他控制逻辑组成。它的主要功能为接收由数据预处理模块取出的函数号，检查数据完备性，如果数据完备，生成相应的函数标签，然后根据标签，将函数号输出至FIFO函数存储器等待目的(PU取走函数号、数据号及数据进行处理。其操作过程如下: ①接收来自交叉开关矩阵的新数据，将数据暂存FIFO存储中； ②数据处理模块读取FIFO存储中的数据，取出函数号、数据号，生成相应的地址，将有效数据输出存储到相应的RAM数据存储器中，并生成相应的操作数标志信号。③标签更新模块根据接收到的操作数标志信号，由标签产生器生成相应的函数标签，并把标签同预先存储的函数所需数据表做比对，对于所需数据全部有效的函数，生成有效标志位，通知目的CPU，数据完备，驱动目的CPU的执行，并将相应的函数号存储至FIFO函数存储器中，等待CPU读取。 ④一旦该数据被使用过，就将其标志置为无效。上述数据处理模块，参见图3，主要由数据分段取出、地址生成器、译码器，位扩展、寄存器组及一些基本的门构成。由图可知，首先，数据进入数据分段取出，取出相应的函数号、数据号、有效数据，然后地址生成器(将函数号与数据号并置而成，函数号在前，数据号在后)根据函数号与数据号生成相对应的有效数据存储地址；同时，函数号经过译码器，生成想对应的使能信号与数据号得到的使能信号及写使能信号进行与操作生成相应的操作数标志寄存输出。上述标签更新模块由标签生成器、标签函数数据本文档来自技高网...

【技术保护点】
一种采用数据驱动机制的多处理器间数据通信电路，由一个交叉开关矩阵（1）、4个数据流存储器（20、21、22、23）和4个匹配电路（30、31、32、33）构成，其特征是：所述4个匹配电路（30、31、32、33）的输出连接到交叉开关矩阵（1），而交叉开关矩阵（1）的4个输出分别连接到4?数据流存储器（20、21、22、23）；发送数据传送时，源CPU根据定义的协议经过4个匹配电路（30、31、32、33）发送数据至交叉开关矩阵（1）实现数据传输；接收数据时，首先源数据经过交叉开关矩阵（1）路由选择后传送至交叉开关矩阵（1）的相对应的输出端口，输出的数据分别进入4个数据流存储器（20、21、22、23），经过数据流存储器（20、21、22、23）完备性检测后，取出函数号与数据传送至相应的目的CPU。

【技术特征摘要】
1.一种采用数据驱动机制的多处理器间数据通信电路，由一个交叉开关矩阵(1)、4个数据流存储器(2°、2\22、23)和4个匹配电路(3°、3\32、33)构成，其特征是:所述4个匹配电路(3°、3\32、33)的输出连接到交叉开关矩阵(1)，而交叉开关矩阵(I)的4个输出分别连接到4数据流存储器(2°、2\22、23);发送数据传送时，源CPU根据定义的协议经过4个匹配电路(3°、3\32、33)发送数据至交叉开关矩阵(I)实现数据传输；接收数据时，首先源数据经过交叉开关矩阵(I)路由选择后传送至交叉开关矩阵(I)的相对应的输出端口，输出的数据分别进入4个数据流存储器(2°、2\22、23)，经过数据流存储器(2°、2\22、23)完备性检测后，取出函数号与数据传送至相应的目的CPU。2.根据权利要求1所述的采用数据驱动机制的多处理器间数据通信电路，其特征在于所述四个数据流存储器(2^2^2^23)，均由一个FIFO存储模块(2-1)、一个数据处理模块(2-2)、标签更新模块(2-3)、RAM数据存储模块(2-4)和FIFO函数存储模块(2-5)构成，其连接方式:所述FIFO存储模块(2-1)的数据输出连接至数据处理模块(2-2)，数据处理模块(2-2)的写数据连接至RAM数据存储模块(2-4)，数据处理模块(2-2)的函数O和函数I连接至标签更新模块(2-3)，标签更新模块(2-3)的数据输出连接至FIFO函数存储模块(2-5)。首先，数据进入FIFO (2-1)缓冲，只要检测到FIFO非空，数据处理模块(2-2)读取数据，提取出数据中的函数号、数据号和有效数据，由函数号和数据号进入地址生成器生成写地址连接至RAM数据存储模块(2-4)的写地址，有效数据根据写地址出入至RAM数据存储模块(2-4)，函数号、数据号等生成操作数标签分别连接至标签更新模块(2-3)，标签更新模块(2-3)检测操作数标签，若都为真，则将此函数标签存储至FIFO函数存储模块(2-5)缓存函数标签，等待CPU读取标签。3.根据权利要求2所述的采用数据驱动机制的多处理器间数据通信电路，其特征在于所述的数据处理模块(2-2)由地址生成器、译码器、位扩展和两组寄存器组成。其连接方式是:数据输入首先分 段取出数据号、函数号和有效数据，然后将取出的数据号与函数号送至地址生成器生成相应的数据存储地址，同时函数号进入译码器译码、数据号则进行位扩展与fifo的空信号的取反相与生成时能信号控制操作数标签。4.根据权利要求2所述的采用数据驱动机制的多处理器间数据通信电路，其特征在于所述标签更新模块(2-3)由上升沿检测电路及必要的逻辑门组成，其连接方式:将两个操作数标签相与后进入上升沿检测电路看是否有跳变，生成信号相或作为输出使能信号，有上升沿的则数目数据到达，将上升沿检测电路生成的信号寄存，作为标签输出。5.根据权利要求1所述的采用数据驱动机制的多处理器间数据通信电路，其特征在于所述的四个匹配电路(3°、3\32、33)均由一个上升沿检测电路与寄存器组组成，其连接方式:输入有效先进入一级寄存器寄存，下一个时钟到来时，将当前输入有效与之前寄存的输入有效的取反相与，得到的结果再用寄存器输出寄存，有效数据则直接进入寄存器寄存，通过检测有效信号的上升沿来标注数据位有效数据。6.根据权利要求1所述的采用数据驱动机制的多处...

【专利技术属性】
技术研发人员：毕卓，王镇，徐云川，孔维利，张莹，
申请(专利权)人：上海大学，
类型：发明
国别省市：