根据一个实施方式，在半导体装置，设置第1电路块、第1基板贯通电极、和背面布线被设置。第1电路块形成在半导体基板的表面侧。第1基板贯通电极以将第1电路块和其他的电路块分离的方式，沿着第1电路块的外周设置，贯通基板的表面背面设置，与周围绝缘分离，并具有导电性。背面布线设置在基板背面侧，与第1基板贯通电极连接，将第1基板贯通电极连接到电源端子或屏蔽电位端子。
【技术实现步骤摘要】
在这里说明的实施方式涉及具有基板贯通电极的半导体装置。
技术介绍
CMOS图像传感器等的固体拍摄装置中，必须防止来自周边电路部的噪音向传感器电路部的混入。因此，为了防止来自周边的噪音，在传感器电路部或成为噪音发生主要原因的周边电路部的外周配置深沟隔离(Deep Trench Isolation)。深沟隔离在未电连接的浮动状态、或者使用配置于硅基板的表面侧的表面布线进行电位固定的状态下被利用。在深沟隔离浮动的情况下，噪音遮断能力弱。还有，采用表面布线对深沟隔离进行电位固定的情况下，存在由于表面布线使得硅基板的表面侧的布线区域减少这样的问题。
技术实现思路
本专利技术打算解决的课题是提供不减少在基板表面形成的电路的布线资源，并能得到电路部间的噪音抑制效果的提高的半导体装置。根据一个实施方式，在半导体装置，设置第I电路块、第I基板贯通电极、和背面布线被设置。第I电路块形成在半导体基板的表面侧。第I基板贯通电极以将第I电路块和其他的电路块分离的方式，沿着第I电路块的外周设置，贯通基板的表面背面设置，与周围绝缘分离，并具有导电性。背面布线设置在基板背面侧，与第I基板贯通电极连接，将第I基板贯通电极连接到电源端子或屏蔽电位端子。本专利技术能谋求电路部间的噪音抑制效果的提高。附图说明图1是表示第I实施方式涉及的半导体装置的概略结构的俯视图和断面图。图2是表示第2实施方式涉及的半导体装置的概略结构的俯视图和断面图。图3是表示第3实施方式涉及的半导体装置的概略结构的俯视图。图4是表示第4实施方式涉及的半导体装置的概略结构的俯视图。图5是表示第5实施方式涉及的半导体装置的概略结构的俯视图和断面图。图6是表示图5的半导体装置的传感器部和端子部的关系的断面图。图7是表示图5的半导体装置的传感器部和端子部的关系的断面图。图8是表示第5实施方式的半导体装置的全部构成的俯视图。图9是表示图8的半导体装置的I/O块内的端子的放大图。具体实施例方式以下，关于多个实施方式，一边参照附图一边说明。在附图中，相同的符号表示相同或类似部分。关于第I实施方式涉及的半导体装置，参照图1进行说明。图1是表示半导体装置的概略结构的图，图1(a)是俯视图，图1(b)是沿着图1(a)的A-A线的断面图。如图1(a)及图1(b)所示，在半导体装置1，设置第I电路块100、基板贯通电极(through-substrate via) 200o基板10是在娃基板11上形成讲区域12的基板。在基板10的表面侧，形成具有MOS晶体管等的第I电路块100。在第I电路块100的周边部，形成其他的电路块(未图示的第2、第3、...第η的电路块)。第I电路块100通过贯通基板10的内外设置的基板贯通电极(through-substrate via) 200在周围进行包围，与其他的电路块分离。在基板为娃的情况下，还称为娃贯通电极(through-silicon via)。再者,将图中的基板贯通电极(through-substrate via)表不为DT (deep trench:深沟槽)(图2 7，图9也相同地表示为DT (de印trench))。在基板贯通电极200中，在贯通基板10的内外设置的贯通孔(via hole) 50的侧面形成作为电介质层的硅氧化膜21。经由硅氧化膜21，向贯通孔(via hole)50埋入作为导电材料的导电性的多结晶硅膜22。通过以包围第I电路块100的方式形成基板贯通电极200，基板贯通电极200作为用于元件分离的所谓深沟隔离(Deep Trench Isolation)起作用。这里，对电介质层使用娃氧化膜。对导电材料使用N型的多结晶硅膜，但是也可以使用P型的多结晶硅膜。例如，若对导电材料使用以高浓度掺杂N型或P型的杂质的多结晶硅膜，能大幅度降低基板贯通电极的阻抗。在基板10的背面侧，形成硅氧化膜等的绝缘膜31。在绝缘膜31中，在位于基板贯通电极200的下面的部分设置开口部。在绝缘膜31上形成背面布线32，背面布线32通过绝缘膜31的开口部与基板贯通电极200的下面电连接。背面布线32连接到未图示的电源端子或屏蔽电位端子。在这里，电源端子或屏蔽电位端子以表面侧的布线区域不缩小的方式设置于背面侧，但是，也可以设置于表面侧。总之，本实施方式的基板贯通电极200与以前的深沟隔离(Deep Trench Isolation)不同，从基板10的表面到达背面,而且使用背面布线32设定在规定的电位。在栅绝缘膜13上，设置栅电极14。在基板贯通电极200的导电性的多结晶硅膜22的表面侧、源极/漏极区域15，分别设置接触部16。各个接触部16连接在未图示的基板表面侧的布线。通过将基板贯通电极200连接到背面布线32，可以经由基板贯通电极200，将背面布线32连接到表面侧的布线。根据本实施方式，通过以包围第I电路块100的周围的方式设置基板贯通电极200，能将第I电路块100与其他的电路块分离，电路间的噪音抑制有效。而且，通过固定基板贯通电极200的电位，能得到高的噪音抑制效果。还有，通过将基板贯通电极200连接到背面布线32，存在不减少在基板10的表面侧形成的电路的布线资源，并能连接端子和基板贯通电极的优点。在本实施方式，通过将基板贯通电极200例如连接到背面侧的电源端子，不仅是噪音抑制，硅表面电路的电源加强也是可能的，所以能期待IR下降的减轻，和表面布线区域的增加。通过在基板背面侧设置布线的半导体装置，能在电路区域内设置基板贯通电极。在这样的半导体装置中，因为只要与电路区域内的基板贯通电极同时形成基板贯通电极200即可，所以不需要过程来重新形成基板贯通电极200。因此，能不导致制造成本的增大，而形成基板贯通电极200，实用性提高。关于第2实施方式涉及的半导体装置，参照图2进行说明。图2是表示半导体装置的概略结构的图，图2(a)是俯视图，图2(b)是沿着图2(a)的B-B线的断面图。以下，对于与第一实施方式相同的构成部分，附加相同符号，省略那个部分的说明，仅说明不同的部分。如图2 (a)及图2(b)所示，在本实施方式的半导体装置2，使基板贯通电极为双重。SP，第I电路块100通过第I基板贯通电极210将周围包围。第I基板贯通电极210通过离开配置的第2基板贯通电极220将周围包围。基板贯通电极210和基板贯通电极220,与第I实施方式的基板贯通电极200相同，包括电介质层的硅氧化膜21及导电材料的多结晶硅膜22等，贯通基板10的表面背面设置。并且，在基板贯通电极220的外侧形成未图示的其他的电路块。第I基板贯通电极210、第2基板贯通电极220分别在背面侧与背面布线32电连接，连接到未图示的电源端子或屏蔽电位端子。再者，第I基板贯通电极210、第2基板贯通电极210不是必须与相同的背面布线32连接，也可以连接在另外的背面布线。如上述，通过本实施方式的半导体装置，得到与第I实施方式相同的效果。即使基板贯通电极是一重，也能得到噪音抑制效果，但是在基板贯通电极为双重的情况下，因为基板贯通电极210、基板贯通电极220共同被电固定，能降低基板贯通电极的阻抗，与一重的情况相比能得到2倍以上的效果。还有，与通过深η阱(de印-η阱)/深P阱(de印-P阱)等实施噪音对策本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，包括：第1电路块，形成在半导体基板的表面侧；第1基板贯通电极，以将上述第1电路块和其他的电路块分离的方式，沿着上述第1电路块的外周设置，贯通上述半导体基板的表面背面设置，与周围绝缘分离，并具有导电性；和背面布线，设置在上述半导体基板的背面侧，与上述第1基板贯通电极连接，将上述第1基板贯通电极连接到电源端子或屏蔽电位端子。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：小山千绘，都哲幸，佐藤英史，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：
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