通过将第2线程的执行时间和第1线程的单位时间的待机电力相乘，来算出在第2线程之后执行第1线程时的第1线程的待机电力。而且，通过将第1线程的执行时间和所述第2线程的单位时间的待机电力相乘，来算出在第1线程之后执行第2线程时的第2线程的待机电力。比较第1线程的待机电力和第2线程的待机电力，基于比较结果来决定第1线程和第2线程的执行顺序。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及对线程的执行进行控制的。
技术介绍
以往，已知有一种在单核处理器系统、多核处理器系统的各CPU中，当被分配了多个线程时，例如根据按每个线程而定义的优先级来决定执行顺序的技术(第I现有技术)(例如参照下述专利文献I)。另外，已知有一种在被分配了多个线程的情况下,利用轮叫(RoundRobin)方式以一定时间按顺序执行多个线程中各个线程的技术(第2现有技术)(例如参照下述专利文献2和下述非专利文献I)。专利文献1:日本特开昭63 - 068934号公报专利文献2:日本特开2000 - 276360号公报非专利文献1:C.L.Liu, James ff.LAYLAND,「Scheduling Algorithms forMultiprogramming in a Hard — Real — Time Environment」Journal of the Associationfor Computing Machinery, Vol.20, N0.1, January1973然而，在第I现有技术中，存在当多个线程中的优先级低的线程的待机电力大时，消耗电力增加这一问题点。另外，在第2现有技术中，由于按一定时间来切换线程，所以暂时保存各线程的执行信息的CPU内的高速缓冲器会发生竞合。例如，当在CPU中正在执行一个线程时，该一个线程的执行信息被保存在高速缓冲器上，但是如果从一个线程的执行向其他线程的执行切换，则该高速缓冲器内的一个线程的执行信息会被改写成其他线程的执行信息。接着，如果从其他线程的执行向一个线程的执行切换，则必须将该高速缓冲器内的其他线程的执行信息改写成一个线程的执行信息，存在着执行的性能劣化，吞吐量(throughput)降低这一问题点。
技术实现思路
本专利技术为了消除上述现有技术中的问题点，其目的在于，提供一种能够不降低吞吐量地实现低消耗电力化的。根据本专利技术的一个观点，提供一种检测未执行的第I线程和未执行的第2线程，通过将检测到的第2线程的执行时间和检测到的第I线程的单位时间的待机电力相乘，来算出在所述第2线程之后执行所述第I线程时的所述第I线程的待机电力，通过将所述第I线程的执行时间和所述第2线程的单位时间的待机电力相乘，来算出在所述第I线程之后执行所述第2线程时的所述第2线程的待机电力，并比较算出的第I线程的待机电力和算出的第2线程的待机电力，基于比较结果来决定所述第I线程和所述第2线程的执行顺序的。根据本，起到能够不降低吞吐量地实现低消耗电力化这一效果。附图说明图1是表示本专利技术的一个实施例的说明图。图2是第I线程被定义了执行期限时的说明图。图3是表示信息处理装置的硬件的框图。图4是表示线程表400的一例的说明图。图5是表示分配管理表500的一例的说明图。图6是信息处理装置300的功能框图。图7是表示检测线程# O的生成的例子的说明图。图8是表示分配管理表500的更新例的说明图。图9是表示通过信息处理装置300进行的信息处理步骤的流程图(其I)。图10是表示通过信息处理装置300进行的信息处理步骤的流程图(其2)。图11是表示通过信息处理装置300进行的信息处理步骤的流程图(其3)。图12是表示图9所示的执行顺序的决定处理(步骤S907)的详细处理步骤的流程图(其I)。图13是表示图9所示的执行顺序的决定处理(步骤S907)的详细处理步骤的流程图(其2)。图14是表示各OS进行线程分配时的信息处理步骤的流程图。图15是表示各OS的线程结束时的信息处理步骤的流程图。具体实施例方式以下参照说明书附图，详细地说明本专利技术所涉及的的优选实施方式。图1是表示本专利技术的一个实施例的说明图。在此，列举未执行的第I线程和未执行的第2线程为例来进行说明。在图1中，在执行第I线程和第2线程之前，按照执行顺序的每个组合来算出花费多少待机电力，基于算出结果来决定执行顺序。首先，在(I)执行顺序是第2线程一第I线程的顺序的情况下，在第2线程的执行过程中第I线程处于待机状态。因此，第I线程的待机电力如下所述。.第I线程的待机电力=第2线程的执行时间 X第I线程的单位时间的待机电力接着，在(2)执行顺序是第I线程一第2线程的顺序的情况下，在第I线程的执行过程中第2线程处于待机状态。因此，第2线程的待机电力如下所述。.第2线程的待机电力=第I线程的执行时间 X第2线程的单位时间的待机电力而且，信息处理装置将第I线程的待机电力和第2线程的待机电力进行比较。如果第I线程的待机电力为第2线程的待机电力以上，则信息处理装置将执行顺序决定成第I线程一第2线程。如果第I线程的待机电力小于第2线程的待机电力，则信息处理装置将执行顺序决定成第2线程一第I线程。图2是第I线程被定义了执行期限时的说明图。在图2中，以第I线程被定义了执行期限，第2线程未被定义执行期限为例来进行说明。在此，第I线程被定义了执行期限表示定义了从第I线程的生成时刻到第I线程的执行期限为止的时间。在定义了从第I线程的生成时刻到第I线程的执行期限为止的时间(d)的情况下，判断当执行顺序为在第2线程之后执行第I线程时是否能够遵守第I线程的执行期限。即，判断下述关系能否成立。.d —第I线程的执行时间 >第2线程的执行时间如果如图2所示，d —第I线程的执行时间>第2线程的执行时间成立，则如在图1中所述那样，信息处理装置按照执行顺序的每个组合来算出待机的线程的待机时间，决定执行顺序。另一方面，在d —第I线程的执行时间<第2线程的执行时间的情况下，如果执行顺序是第2线程一第I线程，则由于无法遵守第I线程的执行期限，所以信息处理装置将执行顺序决定为第I线程一第2线程。在本实施方式中，作为信息处理装置的一例列举了多核处理器系统来进行说明。在此，在多核处理器系统中，多核处理器是指搭载了多个核的处理器。只要搭载多个核即可，可以是搭载了多个核而成的单一处理器，也可以是并列单核处理器而成的处理器组。其中，在本实施方式中，为了简化说明，列举并列了单核处理器而成的处理器组为例进行说明。(信息处理装置的硬件)图3是表示信息处理装置的硬件的框图。在图3中，信息处理装置300具有CPU#O、CPU # I以及共享存储器302。CPU # O、CPU # I以及共享存储器302借助总线301彼此连接。CPU # O具有高速缓冲器、寄存器以及核心(core)。CPU # I具有高速缓冲器、寄存器以及核心。CPU # O执行0S310，掌管信息处理装置的整体控制。0S310是主OS，具有对将线程分配给哪个CPU进行控制的功能，执行该CPU # O被分配的线程。CPU # I执行0S311。0S311是从OS，执行CPU # I被分配的线程。具体而言，共享存储器302 例如具有 R0M(Read Only Memory)>RAM(Random AccessMemory)以及闪存ROM等。例如，闪存ROM储存起动程序(boot program), ROM储存应用程序软件，RAM被用作CPU # O CPU # I的工作区域。通过共享存储器302所储存的程序被加载到各CPU中，使该各CPU执行代码化了的处理。共享存储器302例如储存线程表400和分配管理表500。图4是本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：山内宏真，山下浩一郎，铃木贵久，栗原康志，
申请(专利权)人：富士通株式会社，
类型：
国别省市：
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