高效LED驱动电路制造技术

本实用新型专利技术提供一种LED驱动电路，其包括：电感L1、二极管D1、电容C1、功率开关、采样开关、电流采样电路和电流模控制电路。将电流采样电路和电流模控制电路设置于第一晶片中，将功率开关和采样开关设置于第二晶片中。第二晶片采用垂直沟槽栅工艺制造，第一晶片的制造工艺与第二晶片的不同。这样可以实现成本更低、导通电阻更低且栅极电容更小的功率开关和采样开关。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

高效LED驱动电路
本技术涉及电路设计领域,特别是涉及一种高效LED(light-emittingDiode)驱动电路。
技术介绍
LED背光驱动电路广泛应用于各种电子设备中，例如平板电脑和智能手机。而实验发现在很多便携电子系统中，LED屏的耗电能占到整个系统耗电的一半或甚至更多。所以提高LED屏的效率，对于节能、减小发热、延长锂电池充满电后的使用时间很有意义。现有技术中，LED背光驱动芯片通常将功率NM0SFET(N型金属-氧化物-半导体场效应晶体管)与控制电路集成`在同一块晶片上。其原因在于LED背光驱动电路一般采用升压电路，而升压电路多采用脉冲宽度调制(PWM:Pulse Width Modulation)电路结构,此结构在反馈环路控制中存在右半平面零点(RHPZ:Right Half-Plane Zero)，此类零点对反馈环路稳定性影响极坏，其频域响应的影响是使增益增加20dB/频程，同时相位减小90度。现有技术中为了实现反馈环路稳定性，通常采用电流模结构，即采样一部分功率NM0SFET的电流，并注入采样电流到反馈环路中。为了精确采样功率NM0SFET的电流，常规技术是采用一个与功率NM0SFET类型、结构和版图相同但尺寸较小的采样晶体管，这样就使得在同一晶片上集成该功率NM0SFET、采样晶体管及控制电路的方案盛行。图1是现有技术中的LED驱动电路的一种实现方式，其包括升压输出电路和升压控制电路。所述升压输出电路包括依次串联于输入电压VDD和地之间的电感L1、二极管Dl和电容Cl，以及串联在电感LI和二极管Dl的中间节点和地之间的功率开关丽I (NM0SFET)，所述二极管Dl和电容Cl之间的节点为输出节点Vout。一串或多串WLED (white light emitting diode)和电流反馈电阻Rs—起串联在输出节点Vout和地之间。所述升压控制电路包括采样开关丽SI (NM0SFET)、电流采样电路和电流模控制电路。所述采样开关MNS I和电流采样电路共同来采样所述功率开关MNl上流过的电流并得到所述功率开关MNl的采样电流。所述电流模控制电路根据功率开关的采样电流以及电流反馈电阻Rs得到的电流反馈电压输出开关控制信号来控制所述功率开关MNl的导通和截止，其中该采样开关MNSl的导通和截止也由该开关控制信号来控制。在现有技术中，电流采样电路、采样开关丽S1、功率开关丽I和电流模控制电路通常集成在同一片晶片上，即虚线框110所包围的部分。另一方面，该功率开关MNl的导通电阻越大其能量损耗越大(丽I导通时的导通损耗为I2.R，其中I为丽I的导通电流，R为丽I的导通电阻)，这样导致LED驱动电路的效率较低；同时该功率开关MNl的栅极电容越大，使得LED驱动电路的开关损耗越大(开关损耗为1/2.C.V2.f，其中C为功率开关MNl的栅极电容，V为丽I的栅极电压摆幅，f为丽I的开关频率)，也导致LED驱动电路的效率较低。在能将功率开关和控制电路的集成在一起的电路工艺中，目前最先进的技术是采用 BCD(Bipolar CMOS (Complementary Metal Oxide Semiconductor) DM0S)的平面工艺，米用DMOS (Diffused Metal-Oxide Semiconductor)来设计功率开关MNl以期达到较小的导通电阻和栅极电容。但是这样设计出的功率开关MNl的导通电阻和栅极电容还是较大。因此，有必要提出一种改进的技术方案来解决上述问题。
技术实现思路
本技术的目的之一在于提供一种LED驱动电路，其具有成本低、效率高等优点。为了实现上述目的，根据本技术的一方面，本技术提出一种LED驱动电路，其包括:电感L1、二极管D1、电容Cl、功率开关、采样开关、电流采样电路和电流模控制电路。将电流采样电路和电流模控制电路设置于第一晶片中，将功率开关和采样开关设置于第二晶片中，第二晶片采用垂直沟槽栅工艺制造，第一晶片的制造工艺与第二晶片的不同。进一步的，电感L1、二极管Dl和电容Cl依次串联于输入电压和地之间，功率开关串联在电感LI和二极管Dl的中间节点和地之间，所述二极管Dl和电容Cl之间的节点为输出节点。进一步的，所述采样开关和电流采样电路共同来采样所述功率开关上流过的电流并得到所述功率开关的采样电流，所述电流模控制电路根据功率开关的采样电流以及电流反馈电压输出开关控制信号来控制所述功率开关和所述采样开关的导通和截止。进一步的，所述采样开关和所述功率开关均是NM0SEFT，所述采样开关的漏极与所述功率开关的漏极相连，构成第二晶片的一个压焊区，并与电感LI和二极管Dl的中间节点相连；所述采样开关的栅极与所述功率开关的栅极相连，构成第二晶片的一个压焊区，并与电流模控制电路的输出端相连；所述功率开关的源极接地，构成第二晶片的一个压焊区；所述采样开关的源极接所述电流采样电路，构成第二晶片的一个压焊区。第一晶片与第二晶片封装在一起。 更进一步的，所述功率开关和所述采样开关的结构相同。所述功率开关包括N+衬底，形成于N+衬底上方的N-层，形成于N-层上方的P-阱，自P-阱的上表面向下延伸至N-层内的栅极，半围绕所述栅极以将所述栅极隔离的栅氧层，自P-阱的上表面向下延伸至P-阱内的N+有源区和P+有源区，其中N+有源区形成功率开关的源极，P+有源区形成功率开关的衬体连接端，N+衬底形成功率开关的漏极，P+表示P型重掺杂，P-表示P型轻掺杂，N+表示N型重掺杂，N-表示N型轻掺杂。更进一步的，所述栅极的上表面暴露于所述栅氧层外，所述栅氧层为U形，P+有源区较N+有源区更远离所述栅极，在所述栅极的两侧都设置有P+有源区和N+有源区，N+有源区和P+有源区相邻接。更进一步的，所述功率开关的制造过程如下:在低掺杂的原始晶圆底部进行N+注入；经过刻蚀形成的沟槽，氧化产生栅氧层，然后在沟槽淀积多晶硅形成栅极；进行掺杂注入，产生P-阱；进行N+注入，进行P+注入，以形成自P-阱的上表面向下延伸至P-阱内的N+有源区和P+有源区。更进一步的，所述电流采样电路包括负电压产生电路、第一 NMOS晶体管和第二NMOS晶体管、运算放大器，所述负电压产生电路产生一个较比地电位更低的偏置电压，所述运算放大器的一个输入端连接所述功率开关的源极，另一个输入端连接所述采样开关的源极，输出端连接第一 NMOS晶体管的栅极和第二 NMOS晶体管的栅极，第一 NMOS晶体管的漏极接所述采样开关的源极，第一 NMOS晶体管的源极接所述负电压产生电路产生的偏置电压，第二 NMOS晶体管的源极接所述负电压产生电路产生的偏置电压，第二 NMOS晶体管上流过的电流就是得到的所述功率开关的采样电流。再进一步的，采样开关的宽长比等于功率开关的宽长比的1/K，其中K为大于I的自然数。与现有技术相比，本技术中的LED驱动电路，将控制电路设置于一块晶片中，将功率开关和采样开关设置于另一块晶片中，并且将两个晶片封装在一起，采样垂直沟槽栅工艺制造功率开关和采样开关，这样可以实现成本更低、导通电阻更低且栅极电容更小的功率开关和米样开关。附图说明为了更清楚地说明本技术实施例的技术方案，下面将对实施本文档来自技高网...

【技术保护点】
一种LED驱动电路，其特征在于，其包括：电感L1、二极管D1、电容C1、功率开关、采样开关、电流采样电路和电流模控制电路，将电流采样电路和电流模控制电路设置于第一晶片中，将功率开关和采样开关设置于第二晶片中，第二晶片采用垂直沟槽栅工艺制造，第一晶片的制造工艺与第二晶片的不同。

【技术特征摘要】

【专利技术属性】
技术研发人员：王钊，
申请(专利权)人：无锡中星微电子有限公司，
类型：实用新型
国别省市：