可配置的时间借用触发器制造技术

为电路（如可编程逻辑器件）提供可配置的时间借用触发器。触发器可以基于可配置的延迟电路和两个锁存器，或者可以基于可配置的脉冲发生电路和单个锁存器。在基于两个锁存器的设计中，第一锁存器和第二锁存器是串联排列的。时钟信号是使用可配置的延迟电路延迟的。已经加载有配置数据的可配置存储元件可用来调节由可配置的延迟电路产生的延迟量。延迟形式的时钟信号被提供给与第一锁存器关联的时钟输入。第二锁存器的时钟输入无延迟地接收时钟信号。在基于单个锁存器的设计中，可配置的脉冲发生电路为触发器接收时钟信号，并为锁存器生成相应的时钟脉冲。

【技术实现步骤摘要】

本专利技术涉及集成电路如可编程逻辑器件集成电路中的触发器，且更具体地涉及有助于逻辑设计者改善电路性能的可配置的时间借用触发器(time borrowing flip-flop)。
技术介绍
集成电路一般包含组合逻辑和时序逻辑。组合逻辑不包括存储元件。给定组合逻辑电路的输出因此只由其当前输入确定。时序逻辑电路包含存储元件，其输出反映它们输入值的过去时序。结果，时序电路的输出由其当前输入和存储在其存储元件中的数据两者确定。常用时序电路存储元件包括电平敏感(level-sensitive)锁存器和触发器。在电平敏感锁存器中，锁存器输出是由时钟(使能)输入的电平控制的。当时钟为高时，锁存器输出跟踪输入的值。当时钟从高转换为低时，锁存器的输出状态被固定在正好在转换前存在的任何值。只要时钟为低，锁存器的输出将保持在其固定状态。触发器是边沿触发器件，它在使能信号(如时钟)的上升沿或下降沿改变状态。在上升沿触发的触发器中，该触发器只在时钟的上升沿对其输入状态进行采样。该采样值然后被保持直到时钟的下一个上升沿。基于触发器的逻辑电路通常优于基于锁存器的电路，原因是触发器的边沿触发性质强加的规则性使电路本文档来自技高网...

【技术保护点】
一种可配置触发器，其包括：触发器数据输入；触发器数据输出；耦合在所述触发器数据输入和所述触发器数据输出之间的第一和第二锁存器，其中所述第二锁存器可操作以接收包含时钟边沿的时钟信号；和可配置延迟电路，其可操作以接收所述时钟信号并且可操作以通过向所述第一锁存器提供所述时钟信号的可调节延迟版本来调节所述时钟边沿和在所述触发器数据输出处提供有效数据时之间的时间量。

【技术特征摘要】
2007.03.30 US 11/731,1251.一种可配置触发器，其包括: 触发器数据输入； 触发器数据输出； 耦合在所述触发器数据 输入和所述触发器数据输出之间的第一和第二锁存器，其中所述第二锁存器可操作以接收包含时钟边沿的时钟信号；和 可配置延迟电路，其可操作以接收所述时钟信号并且可操作以通过向所述第一锁存器提供所述时钟信号的可调节延迟版本来调节所述时钟边沿和在所述触发器数据输出处提供有效数据时之间的时间量。2.根据权利要求1所述的可配置触发器，其进一步包括可操作以接收所述时钟信号的触发器时钟输入，其中所述可配置延迟电路可操作以从所述触发器时钟输入接收所述时钟信号，并且其中所述第二锁存器可操作以从所述触发器时钟输入接收所述时钟信号。3.根据权利要求1所述的可配置触发器，其中所述触发器数据输入耦合到所述第一锁存器，所述触发器数据输出耦合到所述第二锁存器，所述可配置触发器进一步包括可操作以接收所述时钟信号的触发器时钟输入。4.根据权利要求3所述的可配置触发器，其中所述第一锁存器包括: 耦合到所述触发器数据输入的数据输入； 数据输出；和 时钟输入，其耦合到所述可配置延迟电路且可操作以从所述可配置延迟电路接收所述时钟信号的所述可调节延迟版本。5.根据权利要求4所述的可配置触发器，其中所述第二锁存器包括: 耦合到所述第一锁存器的所述数据输出的数据输入； 耦合到所述触发器数据输出的数据输出；和 耦合到所述触发器时钟输入且可操作以从所述触发器时钟输入接收所述时钟信号的时钟输入。6.根据权利要求1所述的可配置触发器，其中所述可配置延迟电路包括可编程多路复用器，其具有耦合到所述第一锁存器的输出。7.根据权利要求6所述的可配置触发器，其中所述可配置延迟电路包括可编程存储元件，其可操作以存储数据且可操作用于为所述可编程多路复用器产生与所述数据对应的控制信号。8.根据权利要求1所述的可配置触发器，其中所述可配置延迟电路包括可编程存储元件，其可操作以存储配置数据且可操作用于产生与所述配置数据对应的输出信号以调节所述时钟信号的所述可调节延迟版本。9.一种集成电路，其包括: 第一和第二可配置触发器，所述第一和第二可配置触发器中的每个包括: 触发器时钟输入，其可操作以接收针对该可配置触发器的时钟信号； 第一和第二锁存器；和 可配置延迟电路，其可操作以接收该可配置触发器的所述时钟信号，可操作以通过将该可配置触发器的所述时钟信号延迟一可调节时间量来产生该可配置触发器的所述时钟信号的可调节延迟版本，并且可操作以提供该可配置触发器的所述时钟信号的所述可调节延迟版本至该可配置触发器的所述第一锁存器，其中与所述第一和所述第二可配置触发器关联的所述时钟信号的所述可调节时间量彼此不同。10.根据权利要求9所述的集成电路，其进一步包括至少一个逻辑元件，其可操作以执行具有处理延迟的逻辑功能，并且其中与所述第一可配置触发器和所述第二可配置触发器关联的所述时钟信号的所述可调节时间量至少部分基于所述处理延迟选择。11.根据权利要求10所述的集成电路，其中所述可配置触发器的每个包括触发器数据输入和触发器数据输出，并且其中所述至少一个逻辑元件具有耦合到所述第一可配置触发器的所述触发器数据输出的输入并且具有耦合到所述第二可配置触发器的所述触发器数据输入的输出。12.根据权利要求11所述的集成电路，其中所述第一和第二可配置触发器的所述可配置延迟电路包括可编程存储元件，并且其中所述可编程存储元件可操作以存储配置数据并且可操作以产生对应于所述配置数据的输出信号以调节所述第一和第二可配置触发器。13.根据权利要求11所述的集成电路，其中所述第一可配置触发器的所述可配置延迟电路包括第一多个可编程存储元件，其可操作以产生第一输出信号以调节与所述第一可配置触发器关联的所述时 钟信号的所述可调节时间量，其中所述第二可配置触发器的所述可配置延迟电路包括第二多个可编程存储元件，其可操作以产生第二输出信号以调节与所述第二可配置触发器关联的所述时钟信号的所述可调节时间量，并且其中所述第一输出信号不同于所述第二输出信号。14.根据权利要求11所述的集成电路，其中每个所述可配置触发器的所述第一锁存器包括: 数...

【专利技术属性】
技术研发人员：D·刘易斯，D·卡什曼，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：