【技术实现步骤摘要】
本专利技术属于图像融合
，涉及一种基于多处理器片上系统的多源图像融合>J-U ρ α装直。
技术介绍
多源图像融合是目标识别的预处理过程，通过融合得到目标图像能够获取多种传感器对于目标的有用信息，克服由单一传感器的局限性给目标识别带来的不利影响，提高对虚假目标的区别能力，从而满足装置的精确性、全天候性、抗干扰性。与单一图像目标识别装置相比，多源图像融合有原始图像海量数据存储，缓存数据吞吐量成级数增加，多路数据并行高速处理等问题，使信息处理系统的实时性有很大压力；同时图像融合系统为目标探测与识别系统的前置预处理环节，这要求该系统具有体积小、可扩展性强、重量轻等特点。目前解决该问题的技术有:①利用7片TMS320C32 DSP组成“红外/可见光双通道数字图像融合处理系统”，该系统中一片核心DSP (数字信号处理器)用于系统控制、各节点处理器初始化、任务调度与协调，不参与数据处理；另外6片DSP分为两组，分别对应一个通道，完成局部通道处理，及全局处理。此系统通过合理分配融合算法及任务调度可以达到双通道的实时处理要求，但难以满足多源图像处理系统的小体积、轻重...
【技术保护点】
一种基于多处理器片上系统的多源图像融合装置，其特征在于，该装置采用FPGA实现，该FPGA包括：局部处理器CPU_A1～CPU_An、重构IP核、本地存储器、多分辨分解IP核IP_A1～IP_An、片上计时器、片上以太网控制器、多端口存储控制器MPMC、总线BUS0、总线BUS1、融合判决处理器CPU1～CPUm和中断控制器；所述局部处理器和融合判决处理器为FPGA的CPU软核；重构IP核和多分辨分解IP核为根据多源图像融合算法设计的用户IP核，是使用片内逻辑资源设计的自定义硬件逻辑模块；每个局部处理器和每个融合判决处理器均连接一个本地存储器，CPU_A1～CPU_An、重...
【技术特征摘要】
1.一种基于多处理器片上系统的多源图像融合装置，其特征在于，该装置采用FPGA实现，该FPGA包括:局部处理器CPLA1 CPU_An、重构IP核、本地存储器、多分辨分解IP核IP_Ai IP_An、片上计时器、片上以太网控制器、多端口存储控制器MPMC、总线BUSO、总线BUS1、融合判决处理器CPU1 CPUm和中断控制器；所述局部处理器和融合判决处理器为FPGA的CPU软核；重构IP核和多分辨分解IP核为根据多源图像融合算法设计的用户IP核，是使用片内逻辑资源设计的自定义硬件逻辑模块； 每个局部处理器和每个融合判决处理器均连接一个本地存储器，CPU_Ai CPU_An、重构IP核、片上计时器、片上以太网控制器和中断控制器均接入总线BUSO ;局部处理器CPU_A1 CPU_An —对一地对应连接多分辨分解IP核IP-A1 IP_An，局部处理器CPU-A1 CPU_An均接入总线BUSl ;IP_Ai IP_An以及重构IP核均通过多端口存储控制器本地端口接口MPCM NPI 接口接入 MPMC，MPMC 同时接入 BUSO 和 BUSl ； 片上以太网控制器，负责通过连接的外部以太网接口完成源数据输入和处理结果的输出； MPMC，用于连接片外存储介质，采用片外存储介质存储待处理源数据以及融合处理中间量; CPLA1 CPU_An，用于负责调用多分辨分解IP核IP_Ai IP_An，及多分辨分解IP核与MPMC的数据吞吐交互控制，CPU_A及IP_A的个数η为源图像数； ΙΡ_4 IP_An，用于并行执行多路源图像局部预处理及多分辨分解；每完成一级分解在MPMC连接的片外存储介质中存储相应层级的完成标志位； CPU1 CPU111,每个CPU负责一个层级的图像序列融合判决，在检测到对应层级的完成标志位时执行本层级的图像序列融合判决；同时CPU1还负责源数据传输控制，CPUm还负责叠代重构控制为多分辨分解级数； 重构IP核，为所有融合判决处理器所共享，在CPUm的控制下，负责多分辨图像序列叠代重构； 片上计时器，用于完成重...
【专利技术属性】
技术研发人员：陈禾，马龙，章学静，章菲菲，曾涛，龙腾，
申请(专利权)人：北京理工大学，
类型：发明
国别省市：
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