用于闪存器件的闪存控制器硬件架构制造技术

本发明专利技术公开了用于闪存器件的闪存控制器硬件架构，该闪存介质控制器包括一个或多个专用数据传输路径、一个或多个闪存通道控制器、和一个或多个闪存总线控制器。一个或多个闪存通道控制器通常耦接至一个或多个专用数据传输路径。一个或多个闪存总线控制器通常耦接至一个或多个闪存通道控制器。

【技术实现步骤摘要】

本专利技术总体涉及闪存介质，特别地，涉及用于实现闪存器件的闪存控制器硬件架构的方法和/或装置。
技术介绍
闪存介质控制器经由诸如ONFI 2.X的闪存接口与闪存器件通信。在单个闪存接口上，可以连接固定数量的闪存目标(target)。在单个闪存接口上连接多个闪存目标使得多个闪存目标之间共享闪存接口。在多个闪存目标之间共享接口会产生对闪存器件的瓶颈。期望实现一种用于闪存器件的闪存控制器硬件架构，其解决与闪存介质存储相关的挑战。
技术实现思路
本专利技术涉及闪存介质控制器，其包括一个或多个专用数据传输路径、一个或多个闪存通道控制器和一个或多个闪存总线控制器。一个或多个闪存通道控制器通常耦接至一个或多个专用数据传输路径。一个或多个闪存总线控制器通常耦接至一个或多个闪存通道控制器。本专利技术的目标、特征和优点包括提供用于实现闪存器件的闪存控制器硬件架构的方法和/或装置，该闪存控制器硬件架构可以(i)为各个闪存交易提供上下文(context)，(ii)提供上下文处理，(iii)通过消耗(consumed)上下文管理器(CCM)提供状态报告，(iv)在闪存通道控制器中提供裸片(die)管理表和上下文管理器块，(v)提供独立闪存通道结构，包括专用数据传输路径，(vi)在闪存通道控制器和缓冲控制器接口中提供全双工操作支持，和/或(vii)提供处理器控制模式。附图说明从下面的详细说明书和所附权利要求书及附图中，上述和其他目的、特征和优点将变得显而易见，其中:图1是示出了在单芯片系统(SOC)环境(context)下实现的闪存介质控制器的框图；图2是示出了根据本专利技术实施方式的示例闪存介质控制器(FMC)结构的框图；图3是示出了根据本专利技术实施方式的示例闪存通道控制器结构的框图；图4是示出了图3的上下文管理器模块的示例子模块的示图；图5是示出了图3的裸片管理模块的示例子模块的示图6是示出了图3的闪存操作管理器模块的示例子模块的示图；图7是示出了图3的数据流管理器模块的示例子模块的示图；图8是示出了实现了图3的上下文管理器模块的示例子模块的示图；以及图9是示出了根据本专利技术实施方式的示例闪存介质上下文布局的示图。具体实施例方式在一个实施方式中，根据本专利技术的系统可以被设计为通过各种大容量存储协议进行操作，包括SAS (“串行连接SCSI”)、FC (“光纤通道”)和FC-AL (“光纤通道仲裁环路”)，所有这些都是基于小型计算机系统接口(“SCSI”)协议和串行ATA (“SATA”)协议的。本领域普通技术人员应当熟悉这些大容量存储协议，因此，这样的协议不会在本文中进一步讨论。除非在调用特定协议的情况下，本文所公开的系统和方法不依赖于正在使用的特定协议，并被设计为通过所有协议进行正确操作。此外，根据本专利技术实施方式的系统和方法可以适用于与目前在使用或将来开发的其他类似协议一起使用，这些协议包括用于企业级应用的协议以及用于诸如最终用户的其他应用协议。本文所述的系统包括用于实现闪存器件的闪存控制器硬件架构的新方法和/或装置。参照图1，其示出了通过根据本专利技术实施方式的闪存介质控制器所实现的系统100的框图。在一个示例中，系统(或结构)100可包括块(或电路)102、多个块(或电路)104a至104η、多个块(或电路)106a至106η、块(或电路)18、块(或电路)110、块(或电路)112、块(或电路)114、和块(或电路)116。电路102至116可以表示被实现为硬件、固件、软件、硬件、固件和/或软件的组合或者其他的模块和/或块。在一个示例中，块102可以实现根据本专利技术实施方式的闪存介质控制器(FMC)。块104a至104η可以被实现为第一数量的闪存存储器件或组件。块104a至块104η可以耦接至块102的第一闪存通道。块102的第一闪存通道可以被配置为对各个块104a至104η提供独立的芯片启用(CE)信号。块106a至块106η可以被实现为第二数量的闪存存储器件或组件。块106a至块106η可耦接至块102的第二闪存通道。块102的第二闪存通道可以被配置为对各个块106a至块106η提供独立的芯片启用(CE)信号。尽管FMC102以两个闪存通道的示例进行了说明，对本领域技术人员显而易见的是，可以相应地实现另外的闪存通道以满足特定实现的设计标准。闪存器件104a至104η和106a至106η可以被实现为包括一个或多个裸片的单个闪存组(flash package)ο闪存器件104a至104η和106a至106η通过使用NAND和/或NOR闪存器件来实现。块102可以包括用于NAND闪存和/或NOR闪存的适当的物理层支持(PHY )。块108可以实现可耦接至块102的外部FMC处理器(FARM)。块110可以实现可被配置为将静态随机存取存储器(SRAM)和/或动态随机存取存储器(DRAM)耦接至块102的存储器控制器。块112可以被实现为一个或多个SRAM器件。块114可以被实现为一个或多个DRAM装置。块116可以实现耦接块110和块114的双倍数据速率物理层(PHY)接口。在一个示例中，块102、108、110、112、114和116可以实现单芯片系统(SOC)结构。块102可以实现为被配置为协助各种应用程序使用闪存器件104a至104η和闪存器件106a至106η的软IP块。正如本文使用的，术语“软IP块”通常是指可以以软件(例如，HDL代码、RTL代码等)提供的集成电路的构建块(building block)。块102通常支持与闪存器件的多个闪存接口。块102通常不包括处理器(例如ARM)。然而，在一个示例中，块102可以实现被配置为将块102耦接至外部处理器108的接口(例如32位的AHB等)。块102通常被配置为处理由块104a至104η和块106a至106η形成的闪存介质海量存储阵列的管理。在一个示例中，块102可以利用多例示(multiply-1nstantiated)闪存通道控制器(FLC)，其能够执行与附接有多个独立闪存器件的单个闪存数据通道相关联的大部分管理功能。从块102可能对闪存访问了解甚少这个意义上说，块102的功能可能有点宽泛。块102通常更多地涉及将闪存感知(flash-aware)通道编织(weave)成单个硬件实体。在一个示例中，实现块102的软IP可以进行参数化以支持用于应用程序的最大可能通道。例如，在一个实现中，通道的数量可以为2。在另一实现中，数量可以为8。在一个示例中，块102可以支持的特征包括:(i)两个闪存通道；(ii)在每个闪存通道上的高达八个芯片启用信号(CE) ;(iii)闪存接口，包括异步正常模式、异步扩展模式、Togglel.0,ONFI2.3,ONFI2.l、Toggle2.0 ；(iv)硬件可配置的多个通道之间的专用ECC或共享ECC (例如实现块102的软IP包的参数化特征)；(V)闪存接口上的8位数据；(vi)Toggle2.0或ONFI2.3的闪存接口规范的闪存接口上的高达200MHz的DDR速率；(vii)部分读取命令，(viii)随机读取命令；(ix)关于闪存写入/读取的CRC删除/插入(strip/insert)选项；(x)对4K字节数据高达64位的校正；(xi) 本文档来自技高网...

【技术保护点】
一种闪存介质控制器，包括：一个或多个专用数据传输路径；一个或多个闪存通道控制器，耦接至所述一个或多个专用数据传输路径；以及一个或多个闪存总线控制器，耦接至所述一个或多个闪存通道控制器。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：维奈·阿肖克·苏曼纳切，蒂莫西·W·斯瓦托什，帕米拉·S·亨普斯特德，杰克逊·L·埃利斯，迈克尔·S·希肯，马丁·S·德尔，
申请(专利权)人：LSI公司，
类型：发明
国别省市：