多通道DRAM系统中的负载平衡方案技术方案

多DRAM系统中的负载平衡包括使存储器数据跨两个或两个以上存储器通道交错。通过存储器控制器控制对所述存储器通道的存取。总线主控装置经由互连系统耦合到所述存储器控制器，且存储器请求从所述总线主控装置传输到所述存储器控制器。如果在存储器通道中检测到拥塞，那么产生拥塞信号，且将其传输到所述总线主控装置。基于所述拥塞信号，存储器请求被相应地撤消或被重新路由到较不拥塞的存储器通道。

【技术实现步骤摘要】
【国外来华专利技术】
所揭示的实施例涉及多通道动态随机存取存储器(DRAM)系统。更明确地说，所述实施例涉及多通道DRAM系统中的负载平衡方案。
技术介绍
DRAM系统是用于计算机中的最常见且最低廉的存储器系统之一。与静态随机存取存储器(SRAM)系统相比，它们在大小上较小，且其小的大小使得能够制造高密度DRAM系统。然而，常规DRAM系统也比SRAM慢，且必须周期性地刷新以便维持存储在存储器中的数据。因此，控制DRAM时的重要考虑因素之一是可从存储器读取数据或可将数据写入到存储器中的速度。增加对DRAM的存取速度的一种常见技术称为交错。将存储器系统划分为两个或两个以上可并行存取的存储器通道。连续定址的存储器位置中的数据分布于所述存储器通道之间，使得可并行存取连续定址的数据字。与连续定址的数据字依序存储在特定存储器通道中的情况相比，在此种交错系统中，可由存储器控制器更快地并行执行来自计算机的处理单元的存取这些字的请求。在交错存储器存取方案中，数据可跨越每一存储器通道独立地以及并行地流动到其它存储器通道。存储器系统还可经设计而使得每一存储器通道映射到特定存储器地址，且可基于存储器地址映射将数据传输到存储器通道/从存储器通道传输数据。取决于需要在任何给定时间存取存储器系统的应用的性质，特定存储器通道上的业务可能会急剧增加。结果，那一存储器通道可能被阻塞，从而阻止进一步存取。举例来说，如果存储器系统包括四个存储器通道，那么依序定址的数据字中的数据可经分布而使得每隔三个数据字被分配给特定存储器通道。如果特定应用中的连续指令需要依序存取存储器中的每隔三个数据字，那么所有存储器请求被路由到单一存储器通道，从而造成所述存储器通道被阻塞。在此情况下，其它存储器通道可能相对空闲，但其可用带宽并未被有效利用。有时，异常或中断也可能引起对特定存储器通道的存取被阻止。通常使用负载平衡方案来将所指派的存储器地址重新映射到特定存储器通道，以便在不同存储器通道之间重新分布业务负载且使其平衡。在常见负载平衡方案中，通过对一序列存储器事务进行重新排序而静态地产生存取模式，使得依序事务可通过两个或两个以上通道并行地进行。然而，因为常规方法在性质上是静态的，且在很大程度上依赖于存取模式，所以常规负载平衡方案不能有效地处置存储器通道上的实时拥塞。举例来说，异常或中断可能会出人意料地更改通道中的业务。常规方法无法适合于平衡给定时间范围内的负载。因为各通道之间的业务未有效地分布，所以在给定时间范围内未充分利用的通道中的可用带宽未被利用。需要不被常规技术中的诸种限制所阻碍的负载平衡技术。
技术实现思路
示范性实施例是针对多通道DRAM系统中的负载平衡的系统和方法。示范性实施例是针对多DRAM系统中的负载平衡的方法，所述方法包括使存储器数据跨两个或两个以上存储器通道交错，用存储器控制器控制对所述存储器通道的存取，以及经由互连系统将总线主控装置耦合到所述存储器控制器。来自总线主控装置的存储器请求传输到所述存储器控制器。所述方法包括检测第一存储器通道中的拥塞，在检测到拥塞的情况下产生拥塞信号，以及将所述拥塞信号传输到所述总线主控装置。另一示范性实施例是针对一种DRAM系统,所述DRAM系统包括跨两个或两个以上存储器通道交错的存储器数据、用于控制对所述存储器通道的存取的存储器控制器、经由互连系统耦合到所述存储器控制器的总线主控装置。存储器请求从所述总线主控装置传输到所述存储器控制器。所述系统包括用于响应于存储器请求而检测第一存储器通道中的拥塞且产生所述第一存储器通道的拥塞信号的逻辑。又一示范性实施例是针对一种DRAM系统，所述DRAM系统包括用于使存储器数据跨两个或两个以上通道装置交错的装置、用于控制对所述通道装置的存取的控制器装置、用于将总线主控装置经由互连装置耦合到所述控制器装置的装置。存储器请求从所述总线主控装置传输到所述控制器装置。所述系统包括用于检测第一通道装置中的拥塞且在检测到拥塞的情况下产生拥塞指示的装置。另一示范性实施例是针对多DRAM系统中的负载平衡的方法，所述方法包括用于使存储器数据跨两个或两个以上存储器通道交错的步骤，用于用存储器控制器控制对所述存储器通道的存取的步骤，以及用于经由互连系统将总线主控装置耦合到所述存储器控制器的步骤。来自总线主控装置的存储器请求传输到所述存储器控制器。所述方法包括用于检测第一存储器通道中的拥塞的步骤，用于在检测到拥塞的情况下产生拥塞信号的步骤，以及用于将所述拥塞信号传输到所述总线主控装置的步骤。附图说明呈现附图以帮助描述本专利技术的实施例，且提供附图仅用于说明实施例而非限制实施例。图1说明常规多通道DRAM系统，其中多个总线主控装置通过互连系统耦合到多个从属存储器控制器。图2说明在示范性实施例中由存储器控制器响应于来自总线主控装置的存储器请求而产生的拥塞信号。图3说明在示范性实施例中响应于拥塞信号而重新映射的来自总线主控装置的存储器请求。图4是说明根据示范性实施例的负载平衡方案的流程图。具体实施例方式本专利技术的各方面揭示于针对本专利技术的特定实施例的以下描述及相关图式中。可在不脱离本专利技术的范围的情况下设计替代实施例。此外，将不会详细描述本专利技术的众所周知的元件,或将省略所述元件，以免混淆本专利技术的相关细节。词语“示范性的”在本文中意味着“充当实例、个例或说明”。本文中被描述为“示范性的”任何实施例不必须被理解为比其它实施例优选或有利。同样，术语“本专利技术的实施例”并非要求本专利技术的所有实施例包括所论述的特征、优点或操作模式。本文所使用的术语仅用于描述特定实施例的目的，而并不希望限制本专利技术的实施例。如在本文中所使用，除非上下文另外清楚地指示，否则希望单数形式“一”和“所述”也包括复数形式。将进一步了解，术语“包含”和/或“包括”在用于本文中时指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。此外，根据待由(例如)计算装置的元件执行的动作的序列来描述许多实施例。将认识到，可由特定电路(例如，专用集成电路(ASIC))、由正由一个或一个以上处理器执行的程序指令或由两者的组合来执行本文中所述的各种动作。此外，可认为本文中所述的这些动作序列完全实施于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中已存储一组对应计算机指令，所述指令在被执行时将致使相关联的处理器执行本文中所述的功能性。因此，本专利技术的各种方面可以许多不同形式来实施，所有所述形式均被涵盖在所主张的标的物的范围内。此外，对于本文中所述的实施例的每一者来说，任何所述实施例的对应形式可在本文中被描述为(例如)“经配置以(执行所描述的动作)的逻辑”。图1说明示范性经交错DRAM系统。DRAM系统102可以是通过穿硅堆叠(TSS)堆叠的DDR。互连件104是将多个总线主控装置经由专用的点对点接口选择性地互连到多个从属装置的切换网络。图1说明“n”个总线主控装置Pl-Pn，其可包括计算机系统或需要存取DRAM存储器102的外围装置。图1也说明“m”个存储器通道CHl_CHm。对所述m个通道CHl-CHm的存取是由“m”个存储器控制器MCl-MCm控制的。存储器控制器MCl-MCm是从属装置本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.08.31 US 12/872,2821.一种用于多通道动态随机存取存储器DRAM系统中的负载平衡的方法，所述方法包括 使存储器数据跨两个或两个以上存储器通道交错； 用存储器控制器控制对所述存储器通道的存取； 经由互连系统将总线主控装置耦合到所述存储器控制器； 将存储器请求从所述总线主控装置传输到所述存储器控制器； 响应于去往第一存储器控制器的存储器请求而检测第一存储器通道中的拥塞； 产生所述第一存储器通道的拥塞信号；以及 将所述拥塞信号传输到所述总线主控装置。2.根据权利要求1所述的方法，其中响应于存储器请求而检测第一存储器通道中的拥塞包括跟踪去往所述第一存储器控制器的未完成的存储器请求，且在超过未完成的存储器请求的预定阈值数目的情况下检测到拥塞。3.根据权利要求1所述的方法，其中所述拥塞信号包括单一二进制位来表示拥塞。4.根据权利要求1所述的方法，其中所述拥塞信号包括两个或两个以上二进制位来表示一定范围的拥塞程度。5.根据权利要求1所述的方法，其进一步包括响应于所述拥塞信号而撤消去往所述第一存储器控制器的所述存储器请求。6.根据权利要求1所述的方法，其进一步包括响应于所述拥塞信号而将所述存储器请求重新路由到第二存储器控制器。7.根据权利要求1所述的方法，其中所述DRAM系统集成在至少一个半导体裸片中。8.根据权利要求1所述的方法，其中所述DRAM系统集成到选自由以下各项组成的群组的装置中机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元以及计算机。9.一种多通道动态随机存取存储器DRAM系统，其包括 跨两个或两个以上存储器通道交错的存储器数据； 用于控制对所述存储器通道的存取的存储器控制器； 经由互连系统耦合到所述存储器控制器的总线主控装置，其中所述总线主控装置经配置以将存储器请求传输到所述存储器控制器；以及 用于响应于存储器请求而产生耦合到第一存储器控制器的第一存储器通道的拥塞信号的逻辑。10.根据权利要求9所述的DRAM系统，其中用于产生拥塞信号的逻辑包括用于跟踪去往所述第一存储器控制器的未完成的存储器请求且在超过未完成的存储器请求的预定阈值数目的情况下产生拥塞信号的逻辑。11.根据权利要求9所述的DRAM系统，其中所述拥塞信号包括单一二进制位来指示拥塞。12.根据权利要求9所述的DRAM系统，其中所述拥塞信号包括两个或两个以上二进制位来指示一定范围的拥塞程度。13.根据权利要求9所述的DRAM系统，其进一步包括用于将所述拥塞信号传输到所述总线主控装置的逻辑。14.根据权利要求13所述的DRAM系统，其进一步包括用以响应于所述拥塞信号而撤消去往所述第一存储器控制器的所述存储器请求的逻辑。15.根据权利要求13所述的DRAM系统，其进一步包括用以响应于所述拥塞信号而将所述存储器请求重新路由到第二存储器控制器的逻辑。16.根据权利要求9所述的DRAM系统，其集成在至少一个半导体裸片中。17.根据权利要求9所述的DRAM系统，其集成到选自由以下各项组成的群组的装置中机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元以及计算机。18.一种多通道动态随机存取存储器DRAM系统，其包括 用于...

【专利技术属性】
技术研发人员：王风，顾时群，金郑海，马修·迈克尔·诺瓦克，
申请(专利权)人：高通股份有限公司，
类型：
国别省市：