提供即使在发生对RAM的访问冲突的情况下，也能够将两个访问作为有效的请求应答的RAM存储装置。包含：选择部，响应控制信号，在以时钟信号决定的一个周期内，将到达2个接口之中的一个的访问向RAM供给；存储部，响应该控制信号，将到达该接口之中的另一个的访问至少存储至该一个周期随后的下一个周期为止。该选择部在该下一个周期之后，将该存储部存储的访问向该RAM供给。
【技术实现步骤摘要】
本专利技术涉及控制例如闪速存储器(flash memory)等半导体存储装置的存储器控制装置包含的、响应存储器访问(memory access)而自由写入/读出的RAM存储装置。
技术介绍
一直以来，对例如闪速存储器等半导体存储装置进行控制的闪存(flash)控制器等存储器控制装置广为人知(例如专利文献I)。该种技术中，一般而言，为提高来自闪速存储器的读出数据的可靠性，使用ECC (Error Check and Correct :错误检测及纠正)即错误检测/纠正电路。发生数据错误时，通过ECC电路进行数据纠正。此时，错误信息存储于寄存器、RAM，供作为数据的重写(rewrite)即再写入、错误发生的日志(log)信息利用。另夕卜，除此之外，众所周知，例如将该错误信息临时存放于具有存储器控制装置的RAM时，对该RAM的访问等请求信号有时会发生冲突。例如专利文献2中，公开有以对存储器的更新(refresh)请求信号和直接存储器访问(direct memory access)请求信号冲突为前提的动态(dynamic)存储器的冲突电路。专利文献 专利文献1:日本特开平8-77066号公报； 专利文献2 :日本特开平5-74151号公报。
技术实现思路
然而，作为错误信息的写入目的地，使用单端口(single port)的RAM时,存在对该RAM的错误信息的写入访问和其他的访问冲突时，只能有任意一个访问变得有效的问题。虽说如此，将CPU内的寄存器作为错误信息的写入目的地时，和将RAM作为写入目的地时相比较，存在电路面积变大的问题。例如，需要将闪速存储器的多个页面的地址和错误信息合计存储IK字节的数据时，和使用RAM时相比较，电路面积变大约4倍。本专利技术鉴于如上所述的问题点而完成，其目的在于提供即使在对RAM的访问发生冲突的情况下也能够将两个访问作为有效的请求应答的RAM存储装置。本专利技术的RAM存储装置，包含各自对含有写入或读出的控制信号及信息数据的访问进行中继的2个接口，以及响应经由所述接口的所述访问，和时钟信号同步进行所述信息数据的写入或读出的RAM，其特征在于，包含选择部，执行选择供给动作，该选择供给动作是响应所述控制信号，在以所述时钟信号决定的一个周期内，将到达所述接口的一个的所述访问向所述RAM供给；以及存储部，执行存储动作，该存储动作是响应所述控制信号，将到达所述接口的另一个的访问至少存储至所述一个周期随后的下一个周期为止。所述选择部，在所述下一个周期之后，将所述存储部存储的访问向所述RAM供给。根据本专利技术的RAM存储装置，即使在对RAM的访问发生冲突的情况下，也能够将两个访问作为有效的请求应答。附图说明图1是示出包含本专利技术的实施例的RAM存储装置(RAM块(block))的闪存控制器、主装置、以及闪速存储器的结构的框 图2是示出图1的RAM块的结构例的框 图3是示出图1的单端口 RAM的写(write) /读(read)时的访问波形的时序 图4是示出图1的单端口 RAM内存储的数据的一例的 图5是示出读请求应答时的图1的闪存控制器的动作的时序 图6是示出在对单端口 RAM的写访问冲突发生时的来自闪存IF及CPU的访问波形、和单端口 RAM的端子的输入输出波形的时序图。具体实施例方式以下，参照附图详细地说明本专利技术涉及的实施例。图1中，一同示出包含本专利技术的实施例的RAM存储装置10 (以下称为RAM块10)的存储器控制装置100 (以下称为闪存控制器100)的结构、和主装置200及半导体存储装置300 (以下称为闪速存储器300)。闪存控制器100响应来自主装置200的请求，进行对闪速存储器300的数据写入(以下称为写)、来自闪速存储器300的数据读出(以下称为读)。以下对闪存控制器100进行说明。RAM块10在对闪速存储器300进行写动作时，被用作写数据的缓冲器(buffer)。此外，RAM块10在进行来自闪速存储器300的读动作时，被用作存储多个页面地址的区域，该多个页面地址用于连续读闪速存储器300的多个页面。此外，RAM块10具有单端口RAM11。单端口 RAMll能够响应写或读的访问，和时钟信号同步而进行数据的写入或读出。该访问包含写入或读出的控制信号和信息数据。将在后面讲述单端口 RAMll的动作(图2)。主接口 20是和主装置200之间的接口。例如，主接口 20接收来自主装置200的写请求、读请求，将这些请求给予CPU40。此外，主接口 20将从闪速存储器300读出的读数据向主装置200发送。此外，主接口 20将从主装置200接收的写数据转交给闪存接口 30。闪存接口 30是和闪速存储器300之间的接口。例如，闪存接口 30进行对闪速存储器300的写数据的写入、以及来自闪速存储器300的读数据的读出。此外，闪存接口 30将从闪速存储器300读出的读数据给予ECC50，将由ECC50进行错误检测、纠正后的读数据转交给主接口 20。CPU40从主接口 20接受写请求和读请求，响应这些请求而控制闪存接口 30及RAM块10。例如，响应读请求，CPU40对RAM块10内的单端口 RAMll的各地址号码进行页面地址设定。此外，CPU40还能够对闪存接口 30发出读出页面数伴随的连续读指令。此外，CPU40还能够进行单端口 RAMll内存储的错误信息的检测。关于这些动作细节，之后讲述(图5)。ECC50对来自闪存接口 30的数据实施错误检测、纠正处理。ECC50在来自闪存接口 30的数据为写数据时，对该数据附加用于错误检测的校验位(parity bit)，在接收的数据是读数据时，对该数据实施错误检测及错误纠正处理。此外、ECC50在完成对I个页面的读数据的错误检测、纠正处理后，对RAM块10进行访问，将表示该错误检测的结果的错误信息存储(写)于单端口 RAMll的相应地址号码。内部总线60是将RAM块10、主接口 20、闪存接口 30、及CPU40相互通信连接的通Ih路径。图2示出RAM块10的结构例。RAM块10能够接收来自闪存接口 30的RAM控制信号和来自CPU40的RAM控制信号。另外、在图2中，将“接口”标记为“IF”。CPU端IF12是自由接受来自CPU40的写入或读出访问的接口。CPU端IF12还具有将来自CPU40的访问数据形式变更为适合于单端口 RAMll的数据形式的功能。RAM控制信号存储部13响应从闪存接口 30供给的存储电路控制信号NFI_ACC，临时存储通过CPU端IF12接收的RAM控制信号。多路转换器14选择来自闪存接口的RAM控制信号、存储在RAM控制信号存储部13的RAM控制信号之中的任意一个，将该选择的RAM控制信号向单端口 RAMll供给。多路转换器14响应从闪存接口 30供给的NFI_CEN信号而选择这些RAM控制信号中的一个。以下，也将多路转换器14称为选择部。此外，也将NFI_CEN信号称为选择指令信号。闪存端IF15是自由接受来自闪存接口 30的写入或读出访问的接口。RAM控制信号为CEN、OEN、WEN、WEMN、A以及D，在图2中，分别在信号名的前头，对来自闪存接口 30的信号附加“NFI_”，对来自CPU40的信号附加“CPU_本文档来自技高网...
【技术保护点】
一种RAM存储装置，包含各自对含有写入或读出的控制信号及信息数据的访问进行中继的2个接口，以及响应经由所述接口的所述访问，和时钟信号同步进行所述信息数据的写入或读出的RAM，其特征在于，包含：选择部，执行选择供给动作，该选择供给动作是响应所述控制信号，在以所述时钟信号决定的一个周期内，将到达所述接口中的一个的所述访问向所述RAM供给；以及存储部，执行存储动作，该存储动作是响应所述控制信号，将到达所述接口中的另一个的访问至少存储至所述一个周期随后的下一个周期为止，所述选择部，在所述下一个周期之后，将所述存储部存储的访问向所述RAM供给。
【技术特征摘要】
2011.10.21 JP 2011-2315501.一种RAM存储装置，包含各自对含有写入或读出的控制信号及信息数据的访问进行中继的2个接口，以及响应经由所述接口的所述访问，和时钟信号同步进行所述信息数据的写入或读出的RAM，其特征在于，包含 选择部，执行选择供给动作，该选择供给动作是响应所述控制信号，在以所述时钟信号决定的一个周期内，将到达所述接口中的一个的所述访问向所述RAM供给；以及 存储部，执行存储动作，该存储动作是响应所述控制信号，将到达所述接口中的另一个的访问至少存储至所述一个周期随后的下一个周期为止， 所述选择部，在所述下一个周期之后，将所述存储部存储的访问...
【专利技术属性】
技术研发人员：前田智行，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：
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