高速缓存存储器装置、高速缓存控制方法和微处理器系统制造方法及图纸

本发明专利技术涉及高速缓存存储器装置、高速缓存控制方法、和微处理器系统。根据本发明专利技术的高速缓存存储器装置包括高速缓存存储器和高速缓存控制电路，高速缓存存储器对与提取地址相对应的指令代码进行高速缓存，并且，高速缓存控制电路控制指令代码高速缓存在高速缓存存储器中。高速缓存控制电路在提取地址指示到子例程中的分支时对与子例程相对应的指令代码进行高速缓存，并且，在要高速缓存的指令代码的数量超过预先设置的最大数量时禁用要高速缓存的指令代码。

【技术实现步骤摘要】

本专利技术涉及高速缓存存储器装置、高速缓存控制方法和微处理器系统，并且，尤其涉及能够有效地对指令代码进行高速缓存的高速缓存存储器装置、高速缓存控制方法和微处理器系统。
技术介绍
近年来，对于以AV设备和家用器具为代表的电子设备，需要并入各种功能和更高的性能。因此，对于控制这些电子设备的微处理器系统，也需要更高的性能。一般来说，微处理器系统使用预提取缓冲器(prefetch buffer)和高速缓存存储器装置，以便防止在从低速存储器提取(fetch)指令代码时的性能降低。预提取缓冲器可以预先把在当前执行的指令的地址之后的指令代码存储到触发器(flip-flop)等。这防止在执行通常指令吋，当从存储器读取指令代码时，由于存储器的慢的读取速度而导致性能降低。高速缓存存储器装置可以预先把频繁使用的指令代码存储到RAM(随机存取存储器)。这防止主要在到子例程的分支时由于从存储器读取指令代码时存储器的慢读取速度而导致性能降低。高速缓存存储器装置中的存储器和预提取缓冲器的大小(size)越大，它们可以预先存储的指令代码就越多。因此，为了更可靠地防止由于存储器的慢读取速度而导致的性能降低，存储器的大小必须更大。但是，高速缓存存储器装置中的存储器和预提取缓冲器的较大的大小増加了芯片面积，从而増加了制造成本。因此，对于这些存储器大小，必须考虑性能和成本之间的折中，来选择具有能够产生最大优势的最小存储器大小的容量incapacity)。日本未审专利申请公开N0.9-305490公开了ー种与微处理器系统有关的技术，其可以防止产生容量冲突和使指令高速缓存的性能无效。图9是用于说明日本未审专利申请公开N0.9-305490中公开的微处理器系统的框图。图9中所不的微处理器系统包括CPU101、指令高速缓存102、地址总线103、数据总线104和计数器105。计数器105接收从CPUlOl输出的高速缓存访问通知信号SI和分支生成通知信号S2，并且输出高速缓存功能停止信号S3给指令高速缓存102。对于对指令高速缓存102的每ー个访问，CPUlOl生成高速缓存访问通知信号SI。因此，每当CPUlOl访问指令高速缓存102时，计数器105的值就递減。而且，针对每ー个子例程调用，或者，每当建立到负方向的分支吋，CPUlOl生成分支生成通知信号S2。在供应分支生成通知信号S2时，计数器105被初始化，并且，计数器105的值将是条目(entries)的数目。此外，当计数器105的值是零时，计数器105输出高速缓存功能停止信号S3给指令高速缓存102，以停止指令高速缓存102的功能。接下来，对图9中所示的微处理器系统的操作进行说明。图11示出在执行图10中所示的程序时被高速缓存在指令高速缓存102中的指令的转变。在图10中所示的程序的循环中，在执行指令A、B、C和D (步骤201、202、203和204)时，CPUlOl从主存储器(未示出)顺序地提取指令A、B、C和D，并且把指令A、B、C和D加载在指令高速缓存102中。在步骤201、202、203和204中的每ー个中，由于CPUlOl生成高速缓存访问通知信号SI，计数器105的值递减，比如3、2、1和O。因此，指令高速缓存102的所有条目被占用，其后，因计数器105中的高速缓存功能停止信号S3的生成指令高速缓存102中的条目将不会而被代替。接下来，CPUlOl从主存储器顺序地提取指令E、F、G和H，并且执行指令E、F、G和H(步骤205、206、207和208)。在这种情况下，由于高速缓存存储器102中的条目将不会被代替，所以指令A、B、C和D保留在指令高速缓存102中。 接下来，在执行作为分支指令的指令H之后，再次执行指令A。在这种情况下，指令A已经被加载到指令高速缓存102中。因此，将存在所谓的高速缓存命中(步骤209)。随后，同样地，在CPUlOl执行指令B、C和D的情况下，由于指令B、C和D被加载到指令高速缓存102中，因此将存在高速缓存命中。如上所述，在日本未审专利申请公开N0.9-305490中公开的微处理器系统中，在执行包括循环的程序时，可以通过在指令高速缓存被占用时禁用高速缓存功能来改善指令高速缓存的性能。
技术实现思路
但是，在日本未审专利申请公开N0.9-305490中公开的微处理器系统中，在高速缓存存储器中对子例程中包含的指令代码进行高速缓存，而没有考虑子例程中包含的指令代码的数量。因此，本专利技术人发现，指令代码不能被有效地高速缓存的问题。本专利技术的ー个方面是ー种高速缓存存储器装置，该高速缓存存储器装置包括高速缓存存储器和高速缓存控制电路，高速缓存存储器对与提取地址相对应的指令代码进行高速缓存，并且，高速缓存控制电路控制指令代码高速缓存在高速缓存存储器中。高速缓存控制电路在提取地址指示到子例程中的分支时对与该子例程相对应的指令代码进行高速缓存，并且，在要高速缓存的指令代码的数量超过预先设置的最大数量时禁用要高速缓存的指令代码。在高速缓存存储器中高速缓存的指令代码的数量超过最大数吋，根据本专利技术的高速缓存存储器装置禁用被高速缓存的指令代码。因此，由于可以优先对具有相对较小数量的指令代码的子例程中的指令代码高速缓存在高速缓存存储器中，因此即使在具有较小容量的高速缓存存储器中，也可以有效地将指令代码高速缓存在高速缓存存储器中。本专利技术的另一方面是ー种微处理器系统，该微处理器系统包括:CPU ;存储器,该存储器存储要在CPU中执行的指令代码；高速缓存存储器，该高速缓存存储器对与从CPU输出的提取地址相对应的指令代码进行高速缓存；以及高速缓存控制电路，该高速缓存控制电路控制要在高速缓存存储器中高速缓存的指令代码。高速缓存控制电路在提取地址指示到子例程中的分支时对与所述子例程相对应的指令代码进行高速缓存，并且，在要高速缓存的指令代码的数量超过预先设置的最大数时禁用要高速缓存的指令代码。在根据本专利技术的微处理器系统中，在高速缓存存储器中被高速缓存的指令代码的数量超过预先设置的最大数时，禁用被高速缓存的指令代码。因此，由于具有相对较小数量的指令代码的子例程中的指令代码可以优先高速缓存在高速缓存存储器中，因此可以在高速缓存存储器中有效地对指令代码进行高速缓存，即使在具有较小容量的高速缓存存储器中也可以。本专利技术的另一方面是ー种用于高速缓存存储器的高速缓存控制方法，所述高速缓存存储器对与提取地址相对应的指令代码进行高速缓存。该高速缓存控制方法包括:在提取地址指示到子例程中的分支吋，对与所述子例程相对应的指令代码进行高速缓存；以及在要高速缓存的指令代码的数量超过预先设置的最大数时，禁用要高速缓存的指令代码。在根据本专利技术的高速缓存控制方法中，在高速缓存存储器中高速缓存的指令代码的数量超过预先设置的最大数时，禁用被高速缓存的指令代码。因此，由于具有相对较小数量的指令代码的子例程中的指令代码可以优先高速缓存在高速缓存存储器中，因此可以在高速缓存存储器中有效地对指令代码进行高速缓存，即使在具有较小容量的高速缓存存储器中也可以。本专利技术可以提供能够有效地对指令代码进行高速缓存的高速缓存存储器装置、高速缓存控制方法和微处理器系统。附图说明根据下面结合附图进行的实施例的描述，上述和其它的方面、优点和特征将会更加清楚本文档来自技高网...

【技术保护点】
一种高速缓存存储器装置，包括：高速缓存存储器，该高速缓存存储器对与提取地址相对应的指令代码进行高速缓存；和高速缓存控制电路，该高速缓存控制电路控制所述指令代码高速缓存在所述高速缓存存储器中，其中所述高速缓存控制电路：在提取地址指示到子例程中的分支时，对与该子例程相对应的指令代码进行高速缓存，并且，在要高速缓存的指令代码的数量超过预先设置的最大数量时，禁用所述要高速缓存的指令代码。

【技术特征摘要】
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【专利技术属性】
技术研发人员：北原崇，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：