防误触发型电源钳位ESD保护电路制造技术

本发明专利技术公开了一种防误触发型电源钳位ESD保护电路，包括ESD冲击探测部件、泄放晶体管、泄放晶体管开启通路以及泄放晶体管关断通路。本电路在较小的版图面积下，在ESD冲击时有很强的静电电荷泄放能力、在正常上电时漏电很小以及对于快速上电有较强的误触发免疫能力。

【技术实现步骤摘要】

本专利技术涉及集成电路芯片静电放电(Electronic Static Discharge,ESD)保护
，尤其涉及一种防误触发型电源钳位ESD保护电路。
技术介绍
集成电路芯片的静电防护设计是保证芯片可靠工作的必备条件之一。静电冲击在生活中无处不在，随着集成电路工艺技术代的不断进步，构成电路的器件尺寸越来越小，静电冲击本身具有时间短和瞬时电流非常大的特点，在器件尺寸做小的情况下，静电冲击会在器件内部形成巨大的等效电场，把器件直接击穿，使得器件遭受不可逆的物理伤害而瘫痪。ESD保护策略的宗旨就是在静电冲击来临的时候，为冲击带来的大量电荷提供一个低阻的泄放通路，静电电荷从低阻泄放通路泄放可以避免对内部逻辑电路造成伤害。随着工艺的进步，静电冲击对芯片逻辑电路的威胁越来越大，有效的防静电冲击设计方案的意义也就越来越突出。芯片的ESD冲击防护设计需要考虑的因素众多，可以从器件级别来优化泄放器件的泄放性能，可以从电路级别来设计一个有效的泄放器件触发机制，让泄放器件在冲击来临时有效开启，在正常上电时严格关闭，当然，随着功率集成电路的兴起与发展，功率器件的静电防护工作也得到了研究人员的足够重视。图1所示的电路是一种已有的ESD保护电路的示意图，该电路的泄放晶体管的开启通路和关断通路是分开的。如此一来，当冲击来临时，泄放晶体管的开启时间主要由关断通路的等效RC延迟来决定，使ESD冲击探测电阻和电容有了做小的裕度，无源电阻和电容做小一方面利于版图面积的节省，同时也是提升电路本身防止快速上电时的误触发的有效途径。然而，图1所示电路关断通路的电阻是用有源器件PMOS晶体管实现的，在集成电路工艺中，有源器件实现的电阻通常很难达到很大的阻值。为了让图1所示电路的探测电容电阻时间常数(即Cl电容值和Rl电阻值的乘积)真正的做小，那么需要泄放晶体管关断通路在ESD冲击下的时间延迟足够大，这样无源电容C2和C3相应的就会很大，使得图1所示结构的芯片版图面积大大增加。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是提供一种在较小的探测电容电阻时间常数的基础上，实现ESD冲击下泄放晶体管较长的开启时间，保证保护电路在较小的版图面积下，有很强的静电电荷泄放能力、上电时很小的漏电以及对于快速上电有较强的误触发免疫能力的ESD保护电路。(二)技术方案为解决上述问题，本专利技术提供了一种防误触发型电源钳位ESD保护电路，该电路包括ESD冲击探测部件、泄放晶体管、泄放晶体管开启通路以及泄放晶体管关断通路。所述ESD冲击探测部件包括NMOS晶体管Mcnl、Mcn2，电容Cl，电阻Rl ;所述泄放晶体管为NMOS晶体管Mbig ;所述泄放晶体管开启通路包括PMOS晶体管Mp2-l、Mp2-2、Mp3以及NMOS晶体管Mn2 ;所述泄放晶体管关断通路包括PMOS晶体管Mp4、Mp5、Mp6，NMOS晶体f = ManU Man2, MbnU Mbn2, Mn3, Mn4-1, Mn4-2,电容 C2 和 C3。优选地，在所述ESD冲击探测部件中，所述NMOS晶体管Mcnl的栅极与所述电容Cl的下极板相连，所述电容Cl的上极板与防误触发型电源钳位ESD保护电路的电源VDD相连，所述NMOS晶体管Mcnl的源极与所述电阻Rl的A端相连，所述电阻Rl的B端接地，所述NMOS晶体管Mcnl的漏极与所述电容Cl的下极板相连，所述NMOS晶体管Mcn2的栅极与所述电容Cl的下极板相连，所述NMOS晶体管Mcn2的源极与所述电阻Rl的A端相连，所述NMOS晶体管Mcn2的漏极与所述防误触发型电源钳位ESD保护电路的电源VDD相连；所述NMOS晶体管Mbig的源极接地，所述NMOS晶体管Mbig的漏极与所述防误触发型电源钳位ESD保护电路的电源VDD相连；在所述泄放晶体管开启通路中，所述PMOS晶体管Mp2_l的栅极与所述电阻Rl的A端相连，所述PMOS晶体管Mp2-1的源极与所述PMOS晶体管Mp2_2的栅极相连，所述PMOS晶体管Mp2-2的源极与所述防误触发型电源钳位ESD保护电路的电源VDD相连，所述PMOS晶体管Mp2-2的漏极与所述PMOS晶体管Mp2-1的源极相连，所述PMOS晶体管Mp2_l的漏极与所述PMOS晶体管Mp3的栅极相连，所述PMOS晶体管Mp3的源极与所述防误触发型电源钳位ESD保护电路的电源VDD相连，所述PMOS晶体管Mp3的漏极与所述泄放晶体管Mbig的栅极相连，所述NMOS晶体管Mn2的栅极与所述电阻Rl的A端相连，所述NMOS晶体管Mn2的源极接地，所述NMOS晶体管Mn2的漏极与所述PMOS晶体管Mp3的栅极相连；在所述泄放晶体管关断通路中，所述PMOS晶体管Mp4的栅极与所述PMOS晶体管Mp5的漏极相连，所述PMOS晶体管Mp5的栅极与所述电阻Rl的A端相连，所述PMOS晶体管Mp5的源极与所述防误触发型电源钳位ESD保护电路的电源VDD相连，所述PMOS晶体管Mp4的源极与所述防误触发型电源钳位ESD保护电路的电源VDD相连，所述PMOS晶体管Mp4的漏极与所述PMOS晶体管Mp6的栅极相连，所述PMOS晶体管Mp6的源极与所述防误触发型电源钳位ESD保护电路的电源VDD相连，所述PMOS晶体管Mp6的漏极与所述NMOS晶体管Mn3的栅极相连，所述NMOS晶体管Mn3的源极接地，所述NMOS晶体管Mn3的漏极与所述泄放晶体管Mbig的栅极相连,所述NMOS晶体管Manl的栅极与所述电容C2的下极板相连，所述电容C2的上极板与所述PMOS晶体管Mp5的漏极相连，所述NMOS晶体管Manl的源极接地，所述NMOS晶体管Manl的漏极与所述电容C2的下极板相连，所述NMOS晶体管Man2的栅极与所述电容C2的下极板相连，所述NMOS晶体管Man2的源极接地，所述匪OS晶体管Man2的漏极与所述电容C2的上极板相连，所述NMOS晶体管Mbnl的栅极与所述电容C3的下极板相连，所述电容C3的上极板与所述PMOS晶体管Mp6的漏极相连,所述NMOS晶体管Mbnl的源极接地，所述NMOS晶体管Mbnl的漏极与所述电容C3的下极板相连，所述NMOS晶体管Mbn2的栅极与所述电容C3的下极板相连，所述NMOS晶体管Mbn2的源极接地，所述NMOS晶体管Mbn2的漏极与所述电容C3的上极板相连，所述NMOS晶体管Mn4_l的栅极与所述电容C2的上极板相连，所述NMOS晶体管Mn4-1的源极与所述NMOS晶体管Mn4_2的栅极相连，所述NMOS晶体管Mn4-2的源极接地，所述NMOS晶体管Mn4_2的漏极与所述NMOS晶体管Mn4-1的源极相连，所述NMOS晶体管Mn4_l的漏极与所述PMOS晶体管Mp6的栅极相连。优选地，所述ESD冲击探测部件用于识别加在电源线和地线之间的冲击是否为ESD冲击，如果是ESD冲击，则发出相应信号打开泄放晶体管，如果是正常上电，则不打开泄放晶体管；所述泄放晶体管用于在ESD冲击来临时，为冲击带来的静电电荷提供低阻的泄放通路；所述泄放晶体管开启通路用于在ESD冲击来临时，根据ESD冲击探测部件给出的识别信号来打开泄放晶体管；所述泄放晶体管关断通路，用于在泄放晶体管开启通路把泄放晶体管打开以本文档来自技高网...

【技术保护点】
一种防误触发型电源钳位ESD保护电路，其特征在于，包括ESD冲击探测部件、泄放晶体管、泄放晶体管开启通路以及泄放晶体管关断通路；所述ESD冲击探测部件包括NMOS晶体管Mcn1、Mcn2，电容C1，电阻R1；所述泄放晶体管为NMOS晶体管Mbig；所述泄放晶体管开启通路包括PMOS晶体管Mp2?1、Mp2?2、Mp3以及NMOS晶体管Mn2；所述泄放晶体管关断通路包括PMOS晶体管Mp4、Mp5、Mp6，NMOS晶体管Man1、Man2、Mbn1、Mbn2、Mn3、Mn4?1、Mn4?2，电容C2和C3。

【技术特征摘要】
1.一种防误触发型电源钳位ESD保护电路，其特征在于，包括ESD冲击探测部件、泄放晶体管、泄放晶体管开启通路以及泄放晶体管关断通路；所述ESD冲击探测部件包括NMOS晶体管Mcnl、Mcn2,电容Cl,电阻Rl ;所述泄放晶体管为NMOS晶体管Mbig ;所述泄放晶体管开启通路包括PMOS晶体管Mp2-1、Mp2-2、Mp3以及NMOS晶体管Mn2 ;所述泄放晶体管关断通路包括 PMOS 晶体管 Mp4、Mp5、Mp6, NMOS 晶体管 Manl、Man2、Mbnl、Mbn2、Mn3、Mn4_l、Mn4-2,电容 C2 和 C3。2.如权利要求1所述的防误触发型电源钳位ESD保护电路，其特征在于，在所述ESD冲击探测部件中，所述NMOS晶体管Mcnl的栅极与所述电容Cl的下极板相连，所述电容Cl的上极板与防误触发型电源钳位ESD保护电路的电源VDD相连，所述NMOS晶体管Mcnl的源极与所述电阻Rl的A端相连，所述电阻Rl的B端接地，所述NMOS晶体管Mcnl的漏极与所述电容Cl的下极板相连，所述NMOS晶体管Mcn2的栅极与所述电容Cl的下极板相连，所述NMOS晶体管Mcn2的源极与所述电阻Rl的A端相连，所述NMOS晶体管Mcn2的漏极与所述防误触发型电源钳位ESD保护电路的电源VDD相连； 所述NMOS晶体管Mbig的源极接地，所述NMOS晶体管Mbig的漏极与所述防误触发型电源钳位ESD保护电路的电源VDD相连； 在所述泄放晶体管开启通路中，所述PMOS晶体管Mp2-1的栅极与所述电阻Rl的A端相连，所述PMOS晶体管Mp2-1的源极与所述PMOS晶体管Mp2-2的栅极相连，所述PMOS晶体管Mp2-2的源极与所述防误触发型电源钳位ESD保护电路的电源VDD相连，所述PMOS晶体管Mp2-2的漏极与所述PMOS晶体管Mp2-1的源极相连，所述PMOS晶体管Mp2_l的漏极与所述PMOS晶体管Mp3的栅极相连，所述PMOS晶体管Mp3的源极与所述防误触发型电源钳位ESD保护电路的电源VDD相连，所述PMOS晶体管Mp3的漏极与所述泄放晶体管Mbig的栅极相连，所述NMOS晶体管Mn2的栅极与所述电阻Rl的A端相连，所述NMOS晶体管Mn2的源极接地，所述NMOS晶 体 管Mn2的漏极与所述PMOS晶体管Mp3的栅极相连； 在所述泄放晶体管关断通路中，所述PMOS晶体管Mp4的栅极与所述PMOS晶体管Mp5的漏极相连，所述PMOS晶体管Mp5的栅极与所述电阻Rl的A端相连，所述P...

【专利技术属性】
技术研发人员：王源，陆光易，曹健，刘琦，贾嵩，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：