【技术实现步骤摘要】
本专利技术涉及信号处理电路数据流控制方法
，尤其是一种CCD信号处理电路高速数据流仲裁控制方法。
技术介绍
在CXD摄像机中，为了满足算法的需求，经常需要在FPGA周围连接一些存储器，作为算法数据缓存，通常采用的方法是在外围根据需要缓存数据的算法的个数，为FPGA连接相应数量的存储器，此方法是由算法直接操作外围存储器，对外围存储器进行数据的读写操作。在早期的CXD成像技术中，一般选用静态存储器(SRAM)作为缓冲器，在CXD摄像机的帧频不高，像素数不多的情况下，这可以满足系统要求，但是随着IOSOp数据格式的普及以及高帧频比当30帧甚至更高帧频视频流的采用，静态存储器的速度和容量已经无法满足系统需求，主要缺陷主要表现在1 :当运行的算法多，则需要使用较多的存储器，这大大增加了 PCB版图的面积，增加了成本；2 :静态存储器的数据容量一般不超过16M位，已经无法存储下一帧1080p视频格式的2M像素(32M位)的图像；3 :静态存储器的操作速度一般不超过IOOMHz，无法满足30帧1080p数据的缓冲，因此急需采用更高速度、更大容量的存储器，并且在满足大容量...
【技术保护点】
一种CCD信号处理电路高速数据流仲裁控制方法，包括算法模块（1）、读地址FIFO缓冲模块（2）、读数据FIFO缓冲模块（3）、写地址FIFO缓冲模块（4）、写数据FIFO缓冲模块（5）、DDR2仲裁控制器（6）和DDR2控制器（7），算法模块（1）和DDR2仲裁控制器（6）之间设有缓存读、写信号的读地址FIFO缓冲模块（2）、读数据FIFO缓冲模块（3）、写地址FIFO缓冲模块（4）、写数据FIFO缓冲模块（5），DDR2仲裁控制器（6）连接到DDR控制器(7)，DDR控制器(7)直接连接外部的DDR2存储器（8），其特征是，控制方法如下，?第一步，算法模块（1）向DDR2...
【技术特征摘要】
1.一种CXD信号处理电路高速数据流仲裁控制方法，包括算法模块(I)、读地址FIFO缓冲模块(2)、读数据FIFO缓冲模块(3)、写地址FIFO缓冲模块(4)、写数据FIFO缓冲模块(5 )、DDR2仲裁控制器(6 )和DDR2控制器(7 )，算法模块(I)和DDR2仲裁控制器(6 )之间设有缓存读、写信号的读地址FIFO缓冲模块(2 )、读数据FIFO缓冲模块(3 )、写地址FIFO缓冲模块(4)、写数据FIFO缓冲模块(5)，DDR2仲裁控制器(6)连接到DDR控制器(7)，DDR控制器(7)直接连接外部的DDR2存储器(8)，其特征是，控制方法如下， 第一步，算法模块(I)向DDR2仲裁控制器(6)提出读、写请求； 第二步，读地址FIFO缓冲模块(2)、读数据FIFO缓冲模块(3)、写地址FIFO缓冲模块(4)、写数据FIFO缓冲模块(5)分别缓存欲读写的地址和数据； 第三步，DDR2仲裁控制器(6)对DDR2的各种申请进行判断、排序，安排算法控制DDR2存储器(8)。2.根据权利要求1所述的CCD信号处理电路高速数据流仲裁控制方法，其特征是，所述的算法模块(I)向DDR2仲裁控制器(6)提出读请求的过程是DDR2仲裁控制器(6)接收到读停止信号后，将流水线上的数据传输完毕，对该部分FIFO进行处理 a.当读地址FIFO缓冲模块(2)的地址不为空，DDR2仲裁控制器(6)根据其内部仲裁情况读响应地址数据并存储进读数据FIFO缓冲模块(3)； b.当读地址FIFO缓冲模块(2)的地址连续两个时钟周期为空，则忽略该读申请； c.读请求信号上升沿有效，当读地址FIFO缓冲模块(2)的地址数据充足，即超过高阈值，则申明读停止信号，下降沿有效，DDR2仲裁控制器(6)不再从读地址FIFO缓冲模块(2)读取新的地址，将流水线上的数据送完之后停止。3.根据权利要求1所述的CCD信号处理电路高速数据流仲裁控制方法，其特征是，所述的算法模块(I)向DDR2仲裁控制器(6)提出写请求的过程是 a. DDR2仲裁控制器(6)对算法模块(I)的写请求输出响应，当待写的地址或数据写入FIFO而达不到高阈值时，申请写申请；当FIFO中数据不足8个时，申请写停止信号； b. DDR2仲裁控制器(6)在接收到写申请后，连续两时钟周期内发现写地址FIFO缓冲模块(4)和写数据FIFO缓冲模块(5)中的数据均为空，则忽略该次申请；DDR2仲裁控制器(6)接收到停止信号后，继续读16个地址FIFO和16个数据FIFO中的数据写入DDR2存储器(8)，直至地址FIFO和数据FIFO中的数据为空。4.根据权利要求1所述的CCD信号...
【专利技术属性】
技术研发人员：张晓琳，
申请(专利权)人：江苏涛源电子科技有限公司，
类型：发明
国别省市：
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