移位寄存器、栅极驱动电路和显示装置制造方法及图纸

本实用新型专利技术公开了一种移位寄存器、栅极驱动电路和显示装置，涉及显示器技术领域，减小了噪声的产生。该移位寄存器包括：充电单元，其一端连接于移位寄存器输入端，另一端连接于第一节点；用于在输出阶段将移位寄存器输出端电平拉高的上拉单元，其一端连接于第一时钟信号输出端，其另一端连接于移位寄存器输出端，其控制端连接于第一节点；用于对第一节点和移位寄存器输出端进行复位的复位单元，复位单元连接于复位端、第一节点和移位寄存器输出端；用于在所述移位寄存器输入端输入低电平的非输出阶段，将第一节点和/或移位寄存器输出端电平拉低的电压拉低单元，电压拉低单元连接于第一节点和/或移位寄存器输出端。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及显示器
，尤其涉及一种移位寄存器、栅极驱动电路和显示装置。
技术介绍
阵列基板行驱动(Gate Driver on Array,简称GOA)技术是将栅极驱动单元集成于阵列基板上形成GOA单元，从材料成本和工艺步骤两个方面可以达到降低产品成本的目的。在现有产品的设计中，特别是手机(Mobile)产品中，可实现双向扫描的GOA电路已经广泛应用，GOA电路由移位寄存器组成，例如图1所示的移位寄存器，包括基本的充电单元1、上拉单元2和复位单元3,具体地,充电单元包括第一薄膜晶体管Ml,上拉单元I包括第三薄膜晶体管M3和第一电容Cl，复位单元包括第二薄膜晶体管M2和第四薄膜晶体管M4,由于上拉单元2中第三薄膜晶体管M3的尺寸(Size)较大，因此存在较大的寄生电容C2，如图2所示，在第一阶段Tl，即移位寄存器输入端Input输入高电平之前，第一时钟信号输出端CLK输出高电平时，第一节点Pu的电压本应为低电平，然而第一节点Pu的电压通过第三薄膜晶体管M3的寄生电容C2被拉高，产生的小凸起A，而移位寄存器输出端Output电压由于第一电容Cl的耦合作用，也产生了小凸起B，即产生了噪声，导致显示画面的不良。
技术实现思路
本技术的实施例提供一种移位寄存器、栅极驱动电路和显示装置，减小了噪声的产生。为解决上述技术问题，本技术的实施例采用如下技术方案一种移位寄存器,包括充电单元，其一端连接于移位寄存器输入端，另一端连接于第一节点；用于在输出阶段将移位寄存器输出端电平拉高的上拉单兀,其一端连接于第一时钟信号输出端，其另一端连接于所述移位寄存器输出端，其控制端连接于所述第一节点；用于对所述第一节点和移位寄存器输出端进行复位的复位单元，所述复位单元连接于复位端、所述第一节点和移位寄存器输出端；用于在所述移位寄存器输入端输入低电平的非输出阶段，将所述第一节点和/或移位寄存器输出端电平拉低的电压拉低单元，所述电压拉低单元连接于所述第一节点和/或移位寄存器输出端。所述电压拉低单元包括第五薄膜晶体管，其栅极连接于所述第一节点，其漏极连接于低电平输出端；第六薄膜晶体管，其栅极连接与所述第五薄膜晶体管的源极作为第二节点，其源极连接于所述第一节点，其漏极连接于低电平输出端；第七薄膜晶体管，其栅极连接于所述第二节点，其源极连接于所述移位寄存器输出端，其漏极连接于低电平输出端；第八薄膜晶体管，其源极连接于高电平输出端，其漏极连接于所述第二节点，其栅极连接于所述第一时钟信号输出端。第九薄膜晶体管，其源极连接于高电平输出端，其漏极连接于所述第二节点，其栅极连接于所述第二时钟信号输出端。所述第五薄膜晶体管的宽长比大于所述第八薄膜晶体管和所述第九薄膜晶体管的宽长比。所述充电单元包括第一薄膜晶体管，其栅极连接于所述移位寄存器输入端，其源极连接于电源，其漏极连接于所述第一节点。所述上拉单元包括第三薄膜晶体管，其栅极连接于所述第一节点，其源极连接于所述第一时钟信号输出端；第一电容，其两端分别连接于所述第一节点和移位寄存器输出端。所述复位单元包括第二薄膜晶体管，其栅极连接于所述复位端，其源极连接于所述第一节点，其漏极连接于电源；第四薄膜晶体管，其栅极连接于所述第二时钟信号输出端，其源极连接于所述移位寄存器输出端，其漏极连接于低电平输出端。所述第一薄膜晶体管的源极连接于电源正极，所述第二薄膜晶体管漏极连接于电源负极；或者所述第一薄膜晶体管的源极连接于电源负极，所述第二薄膜晶体管漏极连接于电源正极。—种栅极驱动电路，包括上述的移位寄存器。一种显示装置，包括上述的栅极驱动电路。本技术实施例中的移位寄存器、栅极驱动电路和显示装置，在非输出阶段，移位寄存器输入端输入低电平时，由于拉低第一节点电压至低电平，以使移位寄存器输出端电压保持被拉低的状态，或者直接拉低移位寄存器输出端电压，使得移位寄存器输出端电压不会受到上拉单元中寄生电容的影响。从而避免了现有技术中第一时钟信号输出端输出高电平时，由于第三薄膜晶体管的寄生电容而使输出端电压产生的小凸起，即减少了导致显示画面不良的噪声的产生。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为现有技术中一种移位寄存器的示意图；图2为图1中移位寄存器各处的信号波形示意图；图3为本技术实施例中一种移位寄存器的示意图；图4为图3中移位寄存器各处的信号波形示意图；图5为本技术实施例中另一种移位寄存器的意图；图6为图5中移位寄存器各处的信号波形示意图；图7为本技术实施例中另一种移位寄存器的意图；图8为本技术实施例中另一种移位寄存器的不意图。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。如图3所示，本技术实施例提供了一种移位寄存器，包括充电单元1，其一端连接于移位寄存器输入端Input,另一端连接于第一节点Pu,具体地，如图4所示，移位寄存器的工作过程通常包括四个阶段第一阶段Tl、第二阶段T2、第三阶段T3 (即输出阶段)和第四阶段T4，移位寄存器输入端Input输入高电平时，充电单元I将第一节点Pu充电至高电平；用于在输出阶段将移位寄存器输出端Output电平拉高的上拉单元2，其一端连接于第一时钟信号输出端CLK，其另一端连接于移位寄存器输出端Output，其控制端连接于第一节点Pu，具体地，当第一节点Pu为高电平且第一时钟信号输出端CLK输出高电平时，上拉单元2将移位寄存器输出端Output电平拉高；用于对第一节点Pu和移位寄存器输出端Output进行复位的复位单元3,复位单元3连接于复位端Reset、第一节点Pu和移位寄存器输出端Output,具体地,复位端Reset连接下一级移位寄存器的输出端，用于使第一节点Pu和移位寄存器输出端Output复位；用于在移位寄存器输入端Input输入低电平的非输出阶段，将第一节点Pu和/或移位寄存器输出端Output电平拉低的电压拉低单元4,电压拉低单元4连接于第一节点Pu和/或移位寄存器输出端Output。具体地，电压拉低单元4可以连接于第一时钟信号输出端CLK，在非输出阶段，当移位寄存器输入端Input输入低电平时，电压拉低单元4响应于第一时钟信号将第一节点Pu的电平拉低。电压拉低单兀4还可以连接于与第一时钟信号输出端CLK输出相反时钟信号的第二时钟信号输出端CLKB,如图6所不,在非输出阶段，电压拉低单兀4响应于第二时钟信号将移位寄存器输出端Output的电平拉低。在第一阶段Tl，输入端Input输入低电平时，由于拉低第一节点Pu电压至低电平，以使输出端Output电压保持被拉低的状态；或者直接拉低输出端Output电压。使得输出端Output电压不会受到上拉单元2中本文档来自技高网...

【技术保护点】
一种移位寄存器，其特征在于，包括：充电单元，其一端连接于移位寄存器输入端，另一端连接于第一节点；用于在输出阶段将移位寄存器输出端电平拉高的上拉单元，其一端连接于第一时钟信号输出端，其另一端连接于所述移位寄存器输出端，其控制端连接于所述第一节点；用于对所述第一节点和移位寄存器输出端进行复位的复位单元，所述复位单元连接于复位端、所述第一节点和移位寄存器输出端；用于在所述移位寄存器输入端输入低电平的非输出阶段，将所述第一节点和/或移位寄存器输出端电平拉低的电压拉低单元，所述电压拉低单元连接于所述第一节点和/或移位寄存器输出端。

【技术特征摘要】

【专利技术属性】
技术研发人员：王世君，
申请(专利权)人：北京京东方光电科技有限公司，
类型：实用新型
国别省市：