时钟生成电路及其控制方法和显示设备驱动电路技术

本发明专利技术涉及时钟生成电路及其控制方法和显示设备驱动电路。提供一种即使在通电过程和正常操作期间仍然可以从其中停止生成时钟的状态可靠地恢复的时钟生成电路。该时钟生成电路包括：时钟提取电路，从时钟和数据叠加于其上的嵌入信号提取出提取时钟；以及停止检测电路，基于嵌入信号和提取时钟检测提取时钟的停止并且输出将时钟提取电路复位为初始状态的复位信号。

【技术实现步骤摘要】
时钟生成电路及其控制方法和显示设备驱动电路相关申请的交叉引用包括说明书、附图和说明书摘要的、于2011年5月27日提交的日本专利申请No.2011-119141的公开内容通过整体引用而结合于此。
本专利技术涉及一种时钟生成电路、显示设备驱动电路和时钟生成电路的控制方法，并且具体地涉及一种用于根据其中时钟叠加于数据上的嵌入信号生成恢复时钟的时钟生成电路、显示设备驱动电路和时钟生成电路的控制方法。
技术介绍
近年来，在高速串行I/F中，数据发送/接收方法已经广泛普及，其中发送侧发送其中串行数据的第一时钟嵌入于数据中的嵌入信号，而接收侧从接收的嵌入信号提取串行数据的第一时钟的边沿信息、按照从第一时钟的提取边沿恢复的恢复时钟(再现时钟)对数据采样并且恢复原串行数据。在这样的高速串行I/F的接收电路中，DLL(延迟锁定环)用来生成用于基于输入的嵌入信号提取数据的恢复时钟。作为使用DLL的时钟生成电路，例如已知专利文献1至3。在专利文献1至3中未描述嵌入信号。[专利文献1]日本待审专利公开No.2010-21706[专利文献2]日本待审专利公开No.2009-278528[专利文献3]日本专利N本文档来自技高网...

【技术保护点】
一种时钟生成电路，包括：时钟提取电路，从时钟和数据叠加于其上的嵌入信号提取出提取时钟；以及停止检测电路，基于所述嵌入信号和所述提取时钟检测所述提取时钟的停止并且输出将所述时钟提取电路复位为初始状态的复位信号。

【技术特征摘要】
2011.05.27 JP 2011-1191411.一种时钟生成电路，包括：时钟提取电路，从时钟和数据叠加于其上的嵌入信号提取出提取时钟；以及停止检测电路，基于所述嵌入信号和所述提取时钟检测所述提取时钟的停止并且输出将所述时钟提取电路复位为初始状态的复位信号，其中所述停止检测电路包括：嵌入信号监视单元，基于所述嵌入信号生成第一比较信号，提取时钟监视单元，基于所述提取时钟生成第二比较信号，以及比较器，比较所述第一比较信号与所述第二比较信号并且基于所述比较的结果输出所述复位信号。2.根据权利要求1所述的时钟生成电路，其中当未检测到所述提取时钟而检测到所述嵌入信号时，所述停止检测电路输出所述复位信号。3.根据权利要求1所述的时钟生成电路，其中所述嵌入信号监视单元是将所述嵌入信号的频率分频的分频电路，并且其中所述第一比较信号是通过将所述嵌入信号的频率分频而获得的分频信号。4.根据权利要求3所述的时钟生成电路，其中所述数据是具有固定数据长度的串行信号，并且所述分频电路是将所述嵌入信号的频率除以比所述串行信号的数据长度值更大的数的分频电路。5.根据权利要求3所述的时钟生成电路，其中所述分频电路将所述嵌入信号的频率分频，使得分频信号的周期比所述提取时钟的周期更长。6.根据权利要求1所述的时钟生成电路，其中所述提取时钟监视单元基于所述提取时钟和所述第一比较信号生成所述第二比较信号。7.根据权利要求6所述的时钟生成电路，其中所述提取时钟监视单元是移位电路，所述移位电路生成通过根据所述提取时钟将所述第一比较信号的时刻移位而获得的所述第二比较信号。8.根据权利要求7所述的时钟生成电路，其中所述移位电路包括触发器，并且其中所述触发器根据所述提取时钟锁存所述第一比较信号并且输出所述锁存信号作为所述第二比较信号。9.根据权利要求1所述的时钟生成电路，其中当所述第一比较信号的信号电平和所述第二比较信号的信号电平彼此不一致时，所述比较器输出所述复位信号。10.根据权利要求9所述的时钟生成电路，其中所述比较器包括异或电路，并且其中所述异或电路对所述第一比较信号和所述第二比较信号执行异或运算并且输出所述运算的结果作为所述...

【专利技术属性】
技术研发人员：大桥克尚，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：