链式SVG多功率单元串联的FPGA控制装置及控制方法制造方法及图纸

本装置是基于链式静止无功发生器中，使用FPGA与两片DSP的组合，实现数据、指令交换，信号滤波处理、单极倍频CPS-SPWM载波移相以及脉宽调制PWM编码等，链式SVG多功率单元串联的FPGA控制装置及控制方法，是由可编程门阵列的逻辑器件FPGA和数字信号处理器DSP1及DSP2组成和实现的，FPGA采用总线接收数据RAM缓存方式，接收36个单元的调制波数据和相应指令，并对这些信号进行滤波、纠错、控制和处理，而后分给三相的控制单元进行载波移相，经载波移相生成的脉宽调制PWM波通过调制编码下发给各个功率单元。本发明专利技术设计能够实现SVG的串联多单元控制模式,并且能够达到动态补偿功能。

【技术实现步骤摘要】

本专利技术属于电气自动化控制
，具体涉及一种链式SVG多功率单元串联的FPGA控制装置及控制方法。
技术介绍
随着微电子设计技术与工艺的发展，可编程逻辑器件逐步代替了数字集成电路。而现场可编程门阵列的逻辑器件FPGA的出现，因其超大规模集成、高速、低功耗等优点被应用到了工业领域。链式静止无功发生器SVG中因使用了 FPGA高速、引脚丰富和片内存储容量大而与数字信号处理器DSP配合使用，实现系统的分布式控制方案。这种设计方案的实现，不仅大大降低了硬件电路的体积和成本，同时也在软件开发上增加了灵活性。
技术实现思路
本专利技术是基于链式静止无功发生器中，使用FPGA与两片DSP的组合，实现数据、指令交换，信号滤波处理、单极倍频CPS-SPWM载波移相以及脉宽调制PWM编码等。为达到上述目的，本专利技术的技术方案如下链式SVG多功率单元串联的FPGA控制装置及控制方法，是由可编程门阵列的逻辑器件FPGA和数字信号处理器DSPl及DSP2组成和实现的，其特征是可编程门阵列的逻辑器件FPGA分别与数字信号处理器DSPl及DSP2电信号连接。所述的FPGA采用总线接收数据RAM缓存方式，接收36个功率单元的调制波数据和相应指令，并对这些信号进行滤波、纠错、控制和处理，而后分给三相的控制单元进行载波移相，经载波移相生成的脉宽调制PWM波通过调制编码下发给各个功率单元。本专利技术专利还有这样一些技术特征I、软件编程实现片内双口 RAM中数据的双向传输以及其他判断应用。2、FPGA中采用逻辑分析仪实时在线数据观测和记录。3、PWM编码光纤传输提高信号速度和质量，保证了控制信号传达的可靠性。4、控制方法先进、成熟，在链式静止无功发生器设备上应用运行稳定可靠、性能良好。附图说明图I为链式静止无功发生器系统结构主电路拓扑图；图2为FPGA中RAM与DSP1、DSP2芯片的信号连接框图；图3为链式静止无功发生装置中FPGA控制方法的总体框图。具体实施例方式下面结合附图对本专利技术作更详细的说明一种链式SVG多功率单元串联的FPGA控制装置和控制方法，是由可编程门阵列的逻辑器件FPGA和数字信号处理器DSPl及DSP2组成和实现的，可编程门阵列的逻辑器件FPGA分别与数字信号处理器DSPl及DSP2电信号连接，FPGA采用总线接收数据RAM缓存方式，接收36个单元的调制波数据和相应指令，并对这些信号进行滤波、纠错、控制和处理，而后分给三相的控制单元进行载波移相，经载波移相生成的脉宽调制PWM波通过调制编码下发给各个功率单元。I、链式SVG主电路拓扑附图1为补偿容量为25kvar的SVG主电路拓扑图，此主电路由12个功率单元组成，每相12个单元串联而成，三相分别经过电抗器并入电网。每个单元采用H桥结构，在FPGA控制中实现三相各个单元输出三电平，每相各单元输出相位不同的电平叠加，使得每 相最终输出为多电平，因减少了谐波，在并网后装置补偿效果较好。2、链式SVG控制器FPGA控制方法(I). RAM存储数据处理图2为FPGA中RAM与DSPl、DSP2芯片的信号连接框图，在FPGA中，控制方法是分出三块RAM作为与两片DSP数据交换使用，在图中详细的描述了 FPGA与DSP1、DSP2芯片的信号连接，以及FPGA内部存储DSP数据的RAM信号连接方式。所述的FPGA与DSPl电信号连接，主要是16位的数据总线D(TD15、8位的地址总线Α(ΓΑ7、片选读写信号线XZCSO/XRD/XWE以及控制信号线ΤΖ1 ΤΖ4 ;所述的FPGA与DSP2电信号连接，是16位的数据总线D0 D15、8位的地址总线Α(ΓΑ7、片选读写信号线XZCS0/XRD/XWE以及控制信号线ΤΖ1 ΤΖ4 ；所述的FPGA其内部是通过地址总线Α0 Α7和数据总线q_out和FPGAjn传导DSPl发来的输出以及发往DSPl、DSP2的数据，FPGA中RAM根据DSP送来的数据量分配不同的存储空间。附图3体现了 SVG装置上FPGA控制方法软件实施的总体设计方案FPGA对接收到的DSP数据和指令的处理，通过总线数据分离模块送入A、B、C三相正弦波汇总模块，根据FPGA与DSP通信的协议从FPGA的RAM中读取出数据DATA2 DATA37，按照各相存储位置进行滤波后寄存并发送给A、B、C三相数据纠错模块，检错通过后，将数据分别送给各相的SPWM算法模块，与移相载波进行比较，输出PWM波。上述输出的PWM波形并不是到底层功率单元的最终信号，因为大功率器件电磁干扰和传输距离的可靠性缘故，经上层FPGA到底层单元的信号需要光纤传送，将针对H桥的4个绝缘栅双极型晶体管IGBT控制信号PWM按不同频率进行调制编码，再由一根光纤统一下发到功率单元中，此时下发的指令信号就由DATAl中的命令数据来控制。(2).单极倍频 CPS-SPWM 生成 PWM附图3中A、B、C三相正弦波脉宽调制SPWM控制模块是本设计中的一个特点，即单极倍频式载波移相PWM，其控制方法为针对H桥的功率单元模块，对于每相12个功率单元，将它们的2X12个三角载波依次移相π/12度，然后与同一个正弦调制波进行比较，产生出2 X 12组PWM脉冲控制信号，分别驱动12个功率单元的左右桥臂，当三角载波比为整数时，倍频式载波移相控制法下的输出电压不含偶次谐波，且最低次谐波就是2X12XF (F为载波比)次的载波谐波及其附近边频谐波，在本设计中，载波生成的幅值和频率进行了公式的参数化设计，如下式clk-zaibo=式中，T为载波周期；Μ为载波幅值；clk_zaib0为载波的时钟频率。根据DSP传递给FPGA的数据宽度设计三角载波的幅值，通过在FPGA中锁相环参数仿真PLL算法倍频实现高速的clk_zaibo时钟。这样，即可在FPGA中实现三相多路载波参数值的统一更改，也可由DSP核心算法控制，以数据形式提供给FPGA进行载波变量更新，这样做主要有以下两个优点一是FPGA完全作为执行机构，受DSP调用和支配；二是在三相直流母线电压不均时，可由DSP或FPGA进行调整。(3). PWM调制编码模块在2. 5MVar的静止无功发生器装置上，主电路是IOKV的高压，电磁对IGBT的高频开关信号影响十分严重，故须用光纤来隔离信号最为安全，考虑成本要求，每个单元应用两根光纤进行信号传递，这就要求在FPGA中将不同的开关信息进行码字区别，即调制编码。附图3中的PWM调制编码模块功能是对一个H桥的四路PWM信号进行相应的与非逻辑运算，得到H桥中IGBT的四种开关状态，再加上IGBT全关断的状态，总共五种状态进行编码，编码带宽根据光纤的带宽和FPGA内部PLL倍频速率综合设计，最终编辑好的五种不同带宽的编码经过逻辑汇总到光纤发射端口，根据DSP控制指令发送给相应功率单元。(4).光纤自检在主控制器和功率单元之间只有光纤连接，这也是信号传递的唯一途径，为了保证光纤通路的正常，在装置投运前，要对进行光纤检测。FPGA先会接收DSP发送的光纤检测指令，根据指令FPGA发送检测信号给功率单元，功率单元接收后如分析正确，将回馈正确信号指示给FPGA，此时FPGA才可接收DSP发来的调制波并完成其他控制，同时开放光纤端口给 FPGA。以上一系列本文档来自技高网...

【技术保护点】
链式SVG多功率单元串联的FPGA控制装置及控制方法，是由可编程门阵列的逻辑器件FPGA和数字信号处理器DSP1及DSP2组成和实现的，其特征是：可编程门阵列的逻辑器件FPGA分别与数字信号处理器DSP1及DSP2电信号连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：何建华，孙敬华，陈晨，王瑞舰，肖心凯，刘震，刘震中，郎帅，杜丽，关微，胡丽刚，李春梅，
申请(专利权)人：哈尔滨九洲电气股份有限公司，
类型：发明
国别省市：