用于周期性信号的输入/输出接口制造技术

第一周期性信号生成电路生成第一周期性输出信号。第二周期性信号生成电路生成第二周期性输出信号。第一复用器电路接收第一和第二周期性输出信号。耦合到外部引脚的接口电路基于由第一复用器电路选择的周期性信号来生成第三周期性输出信号。第二复用器电路在输入处接收第三周期性信号。提供到第一周期性信号生成电路的第一周期性反馈信号基于由第二复用器电路选择的信号。第三复用器电路在输入处接收第三周期性输出信号。提供到第二周期性信号生成电路的第二周期性反馈信号基于由第三复用器电路选择的信号。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子电路，并且更具体地，涉及用于周期性信号的输入/输出接口电路。
技术介绍
图I图示了集成电路上的现有技术的接口电路100的示例。接口单元100包括缓冲器电路102、锁相环103、包含7个计数器电路的电路106、复用器电路111-116、单端缓冲器电路121-127、差分缓冲器电路131-132、以及外部引脚101和141-146。缓冲器电路102缓冲从引脚101接收到的输入时钟信号CLKIN以在锁相环(PPL)电路103的输入处生成基准时钟信号CLKREF。PPL 103响应于基准时钟信号CLKREF使用压控振荡器(VCO) 104来生成输出时钟信号CLK0UT。电路106中的计数器电路对输出时钟信号CLKOUT的频率进行划分，以生成6个分频时钟信号CLK0-CLK5。复用器电路111-116分别被配置成向缓冲器电路121-126提供时钟信号CLK0-CLK5。在反馈模式中，6个分频时钟信号CLK0-CLK5中的一个是时钟信号CLKX的源。CLKX被传送到电路106中的计数器电路，该计数器电路对时钟信号CLKX的频率进行复用以生成用于PLL电路103的反馈时钟信号CLKFB。CLKFB的频率与时钟信号CLKIN和信号时钟信号CLFREF的频率相同。当在称为零延迟缓冲器模式的操作模式中启用缓冲器电路123和127时，缓冲器电路127对缓冲器电路123的输出时钟信号进行缓冲，以生成提供到电路106中的计数器电路中的一个的缓冲的时钟信号CLKX。计数器电路对时钟信号CLKX的频率进行复用，以生成提供到PLL 103的输入的频率复用反馈时钟信号CLKFB。PLL103比较CLKREF和CLKFB的相位和频率，以生成时钟信号CLK0UT。当在称为单端外部反馈模式的操作模式中启用缓冲器电路121-122和127而禁用缓冲器电路123时，缓冲器电路121-122分别对复用器111-112的输出时钟信号进行缓冲，以在引脚141-142处生成单端时钟信号。通过外部导体(未示出)向引脚143传送这些单端时钟信号中的一个。缓冲器电路127对在引脚143处接收到的时钟信号进行缓冲，以生成提供到生成反馈时钟信号CLKFB的电路106中的计数器电路的经缓冲的时钟信号CLKX。当在称为差分外部反馈模式中启用差分缓冲器电路131-132而禁用缓冲器电路121-124和127时，差分缓冲器电路131对复用器111的输出时钟信号进行缓冲以在引脚141-142处生成差分时钟信号。通过外部导体(未示出)向引脚143-144传送差分时钟信号。差分缓冲器电路132对在引脚143-144处接收到的差分时钟信号进行缓冲以生成经缓冲的单端时钟信号CLKX。CLKX被提供到生成反馈时钟信号CLKFB的电路106中的计数器电路。
技术实现思路
根据一些实施例，第一周期性信号生成电路生成第一周期性输出信号。第二周期性信号生成电路生成第二周期性输出信号。第一复用器电路接收第一周期性输出信号和第二周期性输出信号。耦合到外部引脚的接口电路基于由第一复用器电路选择的周期性信号来生成第三周期性输出信号。第二复用器电路在输入处接收第三周期性信号。提供到第一周期性信号生成电路的第一周期性反馈信号基于由第二复用器电路选择的信号。第三复用器电路在输入处接收第三周期性输出信号。提供到第二周期性信号生成电路的第二周期性反馈信号基于由第三复用器电路选择的信号。在考虑了下面的具体实施方式和附图之后，本专利技术的各种目的、特征和优点将变得明显。附图说明·图I图示了集成电路上的现有技术的接口电路的示例。图2A图示了根据本专利技术的一个实施例的集成电路上的6引脚输入/输出接口电路。图2B图示了根据本专利技术的其它一些实施例的可以用于单端外部反馈模式的图2A的输入/输出接口电路的替代配置。图2C图示了根据本专利技术的一些实施例的可以用于其它单端外部反馈模式的图2A的输入/输出接口电路的替代配置。图2D图示了根据本专利技术的一些实施例的可以用于差分外部反馈模式的图2A的输A/输出接口电路的其它一些替代配置。图3A图示了根据本专利技术的其它一些实施例的在集成电路上的4引脚输入/输出接口电路。图3B图示了根据本专利技术的其它一些实施例的可以用于单端外部反馈模式的图3A的输入/输出接口电路的一些替代配置。图3C图示了根据本专利技术的一些实施例的可以用于差分外部反馈模式的图3A的输A/输出接口电路的其它一些替代配置。图4是可以包括本专利技术的各方面的现场可编程门阵列(FPGA)的简化部分框图。图5示出了可以体现本专利技术的技术的示例性数字系统的框图。具体实施例方式图2A图示了根据本专利技术一个实施例的集成电路上的6引脚输入/输出接口电路200。输入/输出接口电路200包括时钟信号生成电路(CSGC) 201-202、复用器211-216、计数器电路221-228、复用器230-231和241-246、单端输出缓冲器电路251-256、单端输入缓冲器电路261-266、差分输出缓冲器电路271和273、差分输入缓冲器电路272以及6个引脚281-286。引脚281-286是包含接口电路200的集成电路的外部端子。时钟信号生成电路201-202中的每一个例如可以包括锁相环(PLL)电路以及延迟锁定环(DLL)电路。替代地，时钟信号生成电路201-202中的每一个具有DLL而不具有PLL。将周期性输出基准时钟信号CLKINO提供到时钟信号生成电路(CSGC) 201的第一输入。时钟信号生成电路201响应于输入基准时钟信号CLKINO来生成多个周期性输出时钟信号CLKOO (例如，4、6、8、12或16个时钟信号)。将时钟信号CLKOO提供到复用器211-216中的每一个的输入。将周期性输入基准时钟信号CLKINl提供到时钟信号生成电路(CSGC) 202的第一输入。时钟信号生成电路202响应于输入基准时钟信号CLKINl来生成多个周期性输出时钟信号CLKOl (例如，4、6、8、12或16个时钟信号)。将时钟信号CLKOl提供到复用器211-216中的每一个的输入。通过选择信号(未不出)来配置6个复用器电路211-216中的每一个，以从时钟 信号CLKOO和CLKOl中选择时钟信号中的一个。复用器电路211-216分别将6个选择的时钟信号传送到计数器电路221-226的输入。计数器电路221-226用作分频器电路。计数器电路221-226分别对复用器电路211-216的6个输出时钟信号的频率进行划分，以生成6个分频时钟信号CLK0-CLK5。电路227和电路228用作频率复用器电路。如果计数器电路221-226中的一个使6个输出时钟信号CLK0-CLK5中的一个的频率除以N，并且该分频时钟信号作为时钟信号CLKGO、CLKGl或CLKG2进行反馈，则计数器电路227或计数器电路228使其输入时钟信号乘以相同的值N。值N可以例如是I或其它正整数或分数。当N= I时，输出时钟信号CLK00-CLK01、除以N的时钟信号CLK0-CK5以及时钟信号CLKG0-CLKG2是相同频率。通过选择信号(未示出)来配置复用器电路241-246，以分别将6个时钟信号CLK0-CLK5提供到输出缓冲器电路251-256的输入。在称为单端零延迟缓本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.05.28 US 12/790,7441.一种电路,包括 第一周期性信号生成电路，所述第一周期性信号生成电路可操作为提供第一周期性输出信号； 第二周期性信号生成电路，所述第二周期性信号生成电路可操作为提供第二周期性输出信号； 第一复用器电路，所述第一复用器电路操可作为接收所述第一周期性输出信号和所述第二周期性输出信号； 接口电路，所述接口电路耦合到外部引脚并且可操作为基于由所述第一复用器电路选择的周期性信号来生成第三周期性输出信号； 第二复用器电路，所述第二复用器电路可操作为在第一输入处接收所述第三周期性输出信号，其中，提供到所述第一周期性信号生成电路的第一周期性反馈信号基于由所述第 二复用器电路选择的信号；以及 第三复用器电路，所述第三复用器电路可操作为在第一输入处接收所述第三周期性输出信号，其中，提供到所述第二周期性信号生成电路的第二周期性反馈信号基于由所述第三复用器电路选择的信号。2.根据权利要求I所述的电路，其中，所述第一周期性信号生成电路包括第一锁相环电路，并且其中所述第二周期性信号生成电路包括第二锁相环电路。3.根据权利要求I所述的电路，进一步包括 第四复用器电路，所述第四复用器电路可操作为接收所述第一周期性输出信号和所述第二周期性输出信号，其中所述接口电路可操作为响应于所述第四复用器电路选择的周期性信号来生成第四周期性输出信号，并且其中所述第二复用器电路可操作为在第二输入处接收所述第四周期性输出信号。4.根据权利要求3所述的电路，进一步包括 第五复用器电路，所述第五复用器电路可操作为接收所述第一周期性输出信号和所述第二周期性输出信号，其中所述接口电路可操作为响应于所述第五复用器电路选择的周期性信号来生成第五周期性输出信号，并且其中所述第三复用器电路可操作为在第二输入处接收所述第五周期性输出信号。5.根据权利要求4所述的电路，进一步包括 第一分频器电路，所述第一分频器电路可操作为基于所述第一复用器电路选择的周期性信号来生成第一分频信号，其中所述接口电路可操作为基于所述第一分频信号来生成所述第三周期性输出信号； 第二分频器电路，所述第二分频器电路可操作为基于所述第四复用器电路选择的周期性信号来生成第二分频信号，其中所述接口电路可操作为基于所述第二分频信号来生成所述第四周期性输出信号；以及 第三分频器电路，所述第三分频器电路可操作为基于所述第五复用器电路选择的周期信号来生成第三分频信号，其中所述接口电路可操作为基于所述第三分频信号来生成所述第五周期性输出信号。6.根据权利要求3所述的电路，进一步包括 第一分频器电路，所述第一分频器电路可操作为基于所述第一复用器电路选择的周期性信号来生成第一分频信号，其中所述接口电路可操作为基于所述第一分频信号来生成所述第三周期性输出信号；以及 第二分频器电路，所述第二分频器电路可操作为基于所述第四复用器电路选择的周期性信号来生成第二分频信号，其中所述接口电路可操作为基于所述第二分频信号来生成所述第四周期性输出信号。7.根据权利要求I所述的电路，其中，所述第一周期性信号生成电路包括第一延迟锁定环电路，并且其中所述第二周期性信号生成电路包括第二延迟锁定环电路。8.根据权利要求I所述的电路，其中所述电路在可编程逻辑集成电路中。9.根据权利要求I所述的电路，其中，所述接口电路包括耦合到所述外部引脚的输入缓冲器电路和输出缓冲器电路。10.一种电路,包括 第一周期性信号生成电路，所述第一周期性信号生成电路可操作为生成第一周期性输出信号； 第二周期性信号生成电路，所述第二周期性信号生成电路可操作为生成第二周期性输出信号； 第一复用器电路，所述第一复用器电路可操作为接收所述第一周期性输出信号和所述第二周期性输出信号； 第二复用器电路，所述第二复用器电路可操作为接收所述第一周期性输出信号和所述第二周期性输出信号； 接口电路，所述接口电路耦合到外部引脚，其中，所述接口电路可操作为基于所述第一复用...

【专利技术属性】
技术研发人员：A·阮，
申请(专利权)人：阿尔特拉公司，
类型：
国别省市：