用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路制造技术

本发明专利技术涉及应用于电网及电力系统中的晶闸管阀，特别是指对用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路的改进。它包括晶振U1、正串触发去磁脉冲生成单元和反串触发去磁脉冲生成单元，正串触发去磁脉冲生成单元中还有3个D触发器，第一或非门U4，第三非门U12，6个与门，第一延迟电路U18，第一与非门U20，第一故障检测单元MK1和第二故障检测单元MK2；反串触发去磁脉冲生成单元中还有3个D触发器，第二或非门U5，第四非门U13，6个与门，第二延迟电路U19，第二与非门U21，第三故障检测单元MK?3和第四故障检测单元MK4。本发明专利技术的优点：提出一种对输入信号适应性较强，且加入了死区控制功能，具有检测反馈及故障逻辑判断功能的用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路。

【技术实现步骤摘要】

本专利技术涉及应用于电网及电力系统中的晶闸管阀，特别是指对用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路的改进。
技术介绍
近年来在风力发电系统中大量用到晶闸管软并网装 置以及静止型动态无功补偿装置，晶闸管作为其中的核心电力电子器件，对晶闸管的触发保护技术构成了这类电力电子装置的核心技术。高压晶闸管阀串触发的脉冲驱动数字逻辑电路的作用是(I)将输入的单脉冲信号转换为适用于脉冲变压器隔离式的大功率晶闸管阀串触发的作用时间相等的高频触发与去磁脉冲列信号。(2)在上述成对的高频触发与去磁脉冲列信号间，加入死区控制时间，以保证所驱动的桥式功放电路的上下桥臂其中一个可靠关断后再控制另一个导通。(3)在输出上述脉冲列信号时，定时对功放电路的触发脉冲列及去磁脉冲列输出电流进行采样检测，并与本电路输出的脉冲波型进行比较，以判断输出回路中是否发生故障。(4)若检测到输出回路中发生故障，将此故障状态锁存，并置位接往主控制系统的故障状态信号，以便主控制系统作后续处理。(5)已锁存了故障状态时，若检测到输出回路恢复正常，或是收到故障清除信号时，清除已锁存的故障状态，并复位接往主控制系统的故障状态信号。目前的一种用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路的结构参见图I。它由晶振U1、正串触发去磁脉冲生成单元和反串触发去磁脉冲生成单元组成。正串触发去磁脉冲生成单元由第六非门U4’第一分频器U2、第一非门U6和第一与门U8组成。第一分频器U2的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第六非门U4，的输入端与正串触发脉冲输入端PIN连接，第六非门U4’的输出端与第一分频器U2的清零端CLR连接，第一非门U6的输入端与第一分频器U2的第四输出端Q4连接,该第四输出端Q4输出256分频的时钟信号，第一非门U6的输出端与第一与门U8的第一输入端连接，第一与门U8的第二输入端与正串触发脉冲输入端PIN连接，第一分频器U2的第四输出端Q4构成正串触发去磁脉冲生成单元的正串去磁脉冲列输出端roo，第一与门U8的输出端构成正串触发去磁脉冲生成单元的正串触发脉冲列输出端PTO。反串触发去磁脉冲生成单元由第七非门邪’、第二分频器仍、第二非门U7和第二与门U9组成。第二分频器U3的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接，第七非门U5’的输入端与反串触发脉冲输入端NIN连接，第七非门U5’的输出端与第二分频器U3的清零端CLR连接，第二非门U7的输入端与第二分频器U3的第四输出端Q4连接，该第四输出端Q4输出256分频的时钟信号，第二非门U7的输出端与第二与门U9的第一输入端连接，第二与门U9的第二输入端与反串触发脉冲输入端NIN连接，第二分频器U3的第四输出端Q4构成反串触发去磁脉冲生成单元的反串去磁脉冲列输出端NDO，第二与门U9的输出端构成反串触发去磁脉冲生成单元的反串触发脉冲列输出端ΝΤΟ。其工作原理是当没有输入信号即正串触发脉冲输入端PIN、反串触发脉冲输入端NIN为低电平时，第一与门U8的输出端即正串触发脉冲列输出端PTO输出低电平；第二与门U9的输出端即反串触发脉冲列输出端NTO输出低电平；第一分频器U2及第二分频器U3的清零端为高电平，其第四输出端Q4为低电平，因此正串去磁脉冲列输出端roo、反串去磁脉冲列输出端NDO输出低电平。当有正串触发脉冲信号输入时，在正串触发脉冲输入端PIN由低电平 变为高电平后，第一分频器U2的清零端变为低电平，第一分频器U2开始工作，其第四输出端Q4输出256分频的时钟信号，初始输出值为低电平，因此正串去磁脉冲列输出端PDO初始输出值为低电平，正串触发脉冲列输出端PTO初始输出值为高电平。在正串触发脉冲输入端PIN保持高电平期间，正串触发脉冲列输出端PTO与正串去磁脉冲列输出端PDO输出相位互差180度，频率为晶振频率的1/256的脉冲列信号。当正串触发脉冲输入端PIN恢复为低电平时，正串触发脉冲列输出端PTO与正串去磁脉冲列输出端PDO都恢复为低电平输出状态。当有反串触发脉冲信号输入时，在反串触发脉冲输入端NIN由低电平变为高电平后，第二分频器U3的清零端变为低电平，第二分频器U3开始工作，其第四输出端Q4输出256分频的时钟信号，初始输出值为低电平，因此反串去磁脉冲列输出端NDO初始输出值为低电平，反串触发脉冲列输出端NTO初始输出值为高电平。在反串触发脉冲输入端NIN保持高电平期间，反串触发脉冲列输出端NTO与反串去磁脉冲列输出端NDO输出相位互差180度，频率为晶振频率的1/256的脉冲列信号。当反串触发脉冲输入端NIN恢复为低电平时，反串触发脉冲列输出端NTO与反串去磁脉冲列输出端NDO都恢复为低电平输出状态。其缺点是(I)此电路对前级电路输出信号要求苛刻要求前级电路输出接往正串触发脉冲输入端PIN及反串触发脉冲输入端NIN的信号频率为本电路晶振频率的1/256的整数倍，否则会造成触发脉冲与去磁脉冲作用时间不相等进而引起后级功放电路输出驱动的脉冲变压器直流偏磁。而前级电路实际上是不可能准确得知本电路晶振工作频率的。(2)此电路的输出信号正串触发脉冲列输出端PTO与正串去磁脉冲列输出端roo之间、反串触发脉冲列输出端NTO与反串去磁脉冲列输出端NDO之间，未加入死区控制时间，后级若配用桥式驱动功放电路，会造成功放管上下桥臂直通的故障损坏。因此，此电路不适用于在高压晶闸管阀串触发上用的中心孔由单根高压电缆穿过的穿心式脉冲变压器构成的触发电路驱动。(3)没有检测反馈及故障逻辑判断功能，会造成不能实时准确检测出触发回路故障的问题，致使某相触发回路发生故障后，系统仍继续带故障运行，会对系统造成三相不平衡或正负半周不平衡等损害，使故障范围扩大。
技术实现思路
本专利技术的目的是提出一种对输入信号适应性较强，且加入了死区控制功能，具有检测反馈及故障逻辑判断功能的用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路，以便实现(I)将输入的单脉冲信号转换为适用于脉冲变压器隔离式的大功率晶闸管阀串触发的作用时间相等的高频触发与去磁脉冲列信号。(2)在上述成对的高频触发与去磁脉冲列信号间，加入死区控制时间，以保证所驱动的桥式功放电路的上下桥臂其中一个可靠关断后再控制另一个导通。 (3)在输出上述脉冲列信号时，定时对功放电路的触发脉冲列及去磁脉冲列输出电流进行采样检测，并与本电路输出的脉冲波型进行比较，以判断输出回路中是否发生故障。(4)若检测到输出回路中发生故障，将此故障状态锁存，并置位接往主控制系统的故障状态信号，以便主控制系统作后续处理。 (5)已锁存了故障状态时，若检测到输出回路恢复正常，或是收到故障清除信号时，清除已锁存的故障状态，并复位接往主控制系统的故障状态信号。本专利技术的技术方案是用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路，它包括晶振Ul、正串触发去磁脉冲生成单元和反串触发去磁脉冲生成单元；正串触发去磁脉冲生成单兀包括第一分频器U2、第一非门U6和第一与门U8,第一分频器U2的时钟信号输入端CLK与晶振Ul的时钟信号输出端连接,第一非门U6的输入端与第一分频器U2的第四输出端Q4连接,该第四输出端Q4输出256分频的时钟信号，第一非门U6的输出端与第一与门U8的第一输入端连接；反串触发去本文档来自技高网...

【技术保护点】
用于高压晶闸管阀串触发的脉冲驱动数字逻辑电路，它包括晶振U1、正串触发去磁脉冲生成单元和反串触发去磁脉冲生成单元；正串触发去磁脉冲生成单元包括第一分频器U2、第一非门U6和第一与门U8，第一分频器U2的时钟信号输入端CLK与晶振U1的时钟信号输出端连接，第一非门U6的输入端与第一分频器U2的第四输出端Q4连接，该第四输出端Q4输出256分频的时钟信号，第一非门U6的输出端与第一与门U8的第一输入端连接；反串触发去磁脉冲生成单元包括第二分频器U3、第二非门U7和第二与门U9，第二分频器U3的时钟信号输入端CLK与晶振U1的时钟信号输出端连接，第二非门U7的输入端与第二分频器U3的第四输出端Q4连接，该第四输出端Q4输出256分频的时钟信号，第二非门U7的输出端与第二与门U9的第一输入端连接；其特征在于：（1）正串触发去磁脉冲生成单元中有以下器件：3个D触发器，分别是第一D触发器U10、第三D触发器U32和第五D触发器U34，第一或非门U4，第三非门U12，第一与非门U14，6个与门，分别是：第三与门U16、第五与门U22、第七与门U24、第九与门U26、第十一与门U28和第十三与门U30，第一延迟电路U18，第一故障检测单元MK1和第二故障检测单元MK2；第一D触发器U10的触发信号输入端D与正串触发脉冲输入端PIN连接，第一D触发器U10的时钟信号输入端C与晶振U1的时钟信号输出端连接，第一D触发器U10的输出端Q与第一或非门U4的第一输入端连接，第一或非门U4的输出端与第一分频器U2的清零端CLR连接，第一或非门U4的第二输入端与第一分频器U2的第四输出端连接，第一分频器U2的第一输出端Q1输出32分频的时钟信号，该第一输出端Q1与第一与非门U14的第一输入端连接，第一分频器U2的第二输出端Q2输出64分频的时钟信号，该第二输出端Q2与第一与非门U14的第三输入端连接，第一分频器U2的第三输出端Q3输出128分频的时钟信号，该第三输出端Q3与第一与非门U14的第二输入端连接，第一分频器U2的第三输出端Q3与第三非门U12的输入端连接，第三非门U12的输出端与第三与门U16的第二输入端连接，第三与门U16的第一输入端与第一与非门U14的第三输入端连接，第三与门U16的的输出端分别与第五与门U22的第二输入端和第七与门U24的第一输入端连接，第五与门U22的第 一输入端与第一与门U8的输出端连接，第七与门U24的第二输入端与第一分频器U2的第四输出端Q4连接，第一与非门U14的输出端分别与第十一与门U28的第一输入端和第十三与门U30的第一输入端连接，第十一与门U28的第二输入端与第一分频器U2的第四输出端Q4连接，第十三与门U30的第二输入端与第一与门U8的输出端连接，第十一与门U28的输出端与第三D触发器U32的触发信号输入端D连接，第十三与门U30的输出端与第五D触发器U34的触发信号输入端D连接，第三D触发器U32和第五D触发器U34的时钟信号输入端C与晶振U1的时钟信号输出端连接，第三D触发器U32的输出端Q构成正串触发去磁脉冲生成单元的正串去磁脉冲列输出端PDO,第五D触发器U34的输出端Q构成正串触发去磁脉冲生成单元的正串触发脉冲列输出端PTO；第一延迟电路U18的输入端IN与第一或非门U4的输出端连接，第一延迟电路U18的时钟信号输入端C与晶振U1的时钟信号输出端连接，第一延迟电路U18的输出端OUT与第九与门U26的第二输入端连接，第九与门U26的第一输入端与第一或非门U4的输出端连接，第九与门U26的输出端分别与第一故障检测单元MK1的脉冲检测使能端CKEN和第二故障检测单元MK2的脉冲检测使能端CKEN连接，第一故障检测单元MK1的时钟信号输入端CLK和第二故障检测单元MK2的时钟信号输入端CLK与晶振U1的时钟信号输出端连接，第一故障检测单元MK1的采样信号输入端FB与正串触发脉冲列采样信号输入端口PTF连接，第二故障检测单元MK2的采样信号输入端FB与正串去磁脉冲列采样信号输入端口PDF连接，第五与门U22的输出端分别与第一故障检测单元MK1的采样信号检测时序输入端FBEN和第二故障检测单元MK2的采样信号反向检测时序输入端NFEN连接，第七与门U24的输出端分别与第一故障检测单元MK1的采样信号反向检测时序输入端NFEN和第二故障检测单元MK2的采样信号检测时序输入端FBEN连接，第一故障检测单元MK1的输出端ERROUT输出正串触发脉冲列故障信号PTER，第二故障检测单元MK2的输出端ERROUT...

【技术特征摘要】

【专利技术属性】
技术研发人员：杜宏斌，许文哲，
申请(专利权)人：北京青云航空仪表有限公司，
类型：发明
国别省市：