基于多层闪存单元的存储装置及存储方法制造方法及图纸

本发明专利技术适用于存储技术领域，提供了一种基于多层闪存单元的存储装置，包括闪存控制器以及由多层闪存单元组成的存储区，所述存储区包括第一逻辑分区和第二逻辑分区，所述第一逻辑分区用于存储数据，所述闪存控制器和所述第一逻辑分区进行数据传输时，所述第二逻辑分区作所述闪存控制器和第一逻辑分区之间的高速缓冲存储器。本发明专利技术还相应的提供一种通过上述装置实现的存储方法。借此，本发明专利技术可以有效的提高多层闪存单元存储装置的存储速度。

【技术实现步骤摘要】

本专利技术涉及存储
，尤其涉及一种。
技术介绍
目前NAND Flash主要有三种类型，分别是单层单元(Single-Level Cell,简称SLC)、多层单元(Multi-Level Cell，简称MLC)和三层单元(Triple-LevelCelI，简称TLC)。其中SLC能够存储lbit/cell，特点是存储速度快、寿命长(约10万次擦写)，但可存储空间小且价格超贵；TLC能够存储3bit/cell，其特点是存储空间大、价格便宜，但存储速度慢且寿命短(仅可擦写500-3000次);MLC能够存储2bit/cell，其存储空间、价格、存储速度和寿命(约I万次擦写)等特点均介于SLC与TLC之间，性价比相对较高。 对于SLC闪存，每个单元中仅包含一个比特，SLC编程时，该比特位的值只能在“0”和“I”两种状态之间转换。对于MLC闪存，每个单元中包含一个最低有效位(LeastSignificant Bit，简称 LSB)和一个最高有效位(Most SignificantBit,简称 MSB),每个MLC单元的编程过程如图I所示。设MLC中每个比特在被擦除状态下置“1”，那么MLC在擦除状态E时，MSB与LSB均被置“ I ”。在对LSB编程时，如果LSB被置“ I ”，那么说明LSB保持在擦除状态；如果LSB被置“0”，那么MLC从状态E转化到状态Dl。在对MSB编程时，如果MSB被置“1”，说明MSB在擦除状态E或者状态Dl (取决于LSB的值)；如果MSB被置“0”，则分两种情况考虑，一种情况是编程的初始状态为E，则状态转换为D3，另一种情况是编程的初始状态为D1，则状态转换为D2。由于MLC闪存下有E、D1、D2和D3四种编程状态，并且不是任意两种状态都可以相互直接转换，因此相对于SLC编程需要花费更多时间。通常SLC单元的编程时间约为200us，而MLC单兀的编程时间约为800us。另外，观察图I的MLC编程过程发现,LSB的编程与SLC相似，所花费时间相近。综上可知，现有的闪存存储装置，在实际使用上显然存在不便与缺陷，所以有必要加以改进。
技术实现思路
针对上述的缺陷，本专利技术的目的在于提供一种。为了实现上述目的，本专利技术提供一种基于多层闪存单元的存储装置，包括闪存控制器以及由多层闪存单元组成的存储区，所述存储区包括第一逻辑分区和第二逻辑分区，所述第一逻辑分区用于存储数据，所述闪存控制器和所述第一逻辑分区进行数据传输时，所述第二逻辑分区作所述闪存控制器和第一逻辑分区之间的高速缓冲存储器。根据本专利技术的存储装置，所述第一逻辑分区的容量大于第二逻辑分区的容量。根据本专利技术的存储装置，所述第一逻辑分区的闪存阵列可同时对多层闪存单元中的最高有效位和最低有效位编程，所述第二逻辑分区的闪存阵列只能对所述多层闪存单元中的最低有效位编程。根据本专利技术的存储装置，所述存储装置为固态硬盘。本专利技术还相应的提供一种通过上述装置实现的存储方法，所述方法包括将所述存储区分为第一逻辑分区和第二逻辑分区，所述第一逻辑分区用于存储数据；所述闪存控制器和所述第一逻辑分区进行数据传输时，所述第二逻辑分区作所述闪存控制器和第一逻辑分区之间的高速缓冲存储器。 根据本专利技术的存储方法，所述第一逻辑分区的容量大于第二逻辑分区的容量。根据本专利技术的存储方法，所述第一逻辑分区的闪存阵列可同时对多层闪存单元中的最高有效位和最低有效位编程，所述第二逻辑分区的闪存阵列只能对所述多层闪存单元中的最低有效位编程。本专利技术通过将存储装置的多层单元存储区划分为两个逻辑分区，第一逻辑分区和第二逻辑分区，将第一逻辑分区作为用于存储数据的主存储区，第二逻辑分区作为高速缓冲存储器，第一逻辑分区和外部的闪存控制器进行数据传输时，第二逻辑分区对数据进行缓冲，借此大大提高数据的传输速度。附图说明图I是现有技术的闪存单元的编程示意图；图2是本专利技术的存储装置的结构示意图；图3是本专利技术的存储方法的流程图。具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。参见图2，本专利技术提供了一种基于多层闪存单元的存储装置，其可以是固态硬盘，具体的，该存储装置100包括Flash控制器10以及存储区20。其中，存储区20由多层闪存单元MLC组成。具体应用中，存储区20通过逻辑区划分为两个NAND Flash阵列，分别对应第一逻辑分区21及第二逻辑分区22，且划分时，第一逻辑分区21的容量需大于第二逻辑分区22的容量。第一逻辑分区21用于存储数据，闪存控制器10和第一逻辑分区22进行数据传输时，第二逻辑分区22作为闪存控制器10和第一逻辑分区10之间的高速缓冲存储器。需要说明的，构成第二逻辑分区22的MLC型NAND Flash阵列只能对最低有效位(LSB)编程，SP把MLC型NANDFlash阵列当作SLC型使用，借此提高NAND Flash阵列的编程速度；构成第一逻辑分区21的MLC型NAND Flash阵列的编程方法是常规的，即可同时对MLC中的最高有效位(MSB)和LSB编程。本专利技术的一具体实施例中，以存储区20的容量为32GB为例，将MLC型NAND Flash阵列分为4GB和28GB大小的两部分，即第一逻辑分区21对应的容量为28GB，第二逻辑分区22的容量为4GB。实际应用中，将第二逻辑分区22的4GB的MLC型NAND Flash阵列转换为2GB的高速MLC型NAND Flash阵列，实现方式如下在对该第二逻辑分区22的MLC编程时只对LSB编程，而放弃对MSB的操作，即把MLC当作SLC应用，这样的编程方法会使得MLC的存储空间减半，但编程速度会显著提高，从而转换为2GB的高速MLC。此时，将高速MLC型NANDFlash阵列作为高速缓冲缓冲器，主要用于缓冲待处理的数据。第二逻辑分区22作为高速缓冲存储器置于Flash控制器10与第一逻辑分区21之间，起到桥梁作用。第一逻辑分区21将待处理的数据放入第二逻辑分区22中，Flash控制器10直接从第二逻辑分区22中读取待处理数据。如果Flash控制器10直接读取第一逻辑分区21的数据，由于第一逻辑分区21编程速度远慢于Flash控制器10，会造成控制器资源的浪费，而高速缓冲存储器的速度能够匹配Flash控制器10，因此这种方式能够有效地提升数据的处理速度。具体的，在存储装置100写操作时，Flash控制器10对写命令进行解析，然后将待 写的数据快速地传给第二逻辑分区22，最后由第二逻辑分区22将数据写入第一逻辑分区21中；在存储装置100读操作时，获得读操作命令的第一逻辑分区21将数据传输给第二逻辑分区22，供Flash控制器10快速读取。再参见图3，本专利技术提供了一种数据的存储方法，其通过如图2所示的存储装置实现，具体的，该方法包括步骤S301，将存储装置100的存储区20分为第一逻辑分区21和第二逻辑22分区，且第一逻辑分区21的容量大于第二逻辑分区22的容量，第一逻辑分区21用于存储数据，其作为存储区20的主存储空间。步骤S302，闪存控制器10和第一逻辑分区21进行数据传输时，第二逻辑分区2本文档来自技高网...

【技术保护点】
一种基于多层闪存单元的存储装置，其特征在于，包括闪存控制器以及由多层闪存单元组成的存储区，所述存储区包括第一逻辑分区和第二逻辑分区，所述第一逻辑分区用于存储数据，所述闪存控制器和所述第一逻辑分区进行数据传输时，所述第二逻辑分区作所述闪存控制器和第一逻辑分区之间的高速缓冲存储器。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴祖顺，
申请(专利权)人：记忆科技深圳有限公司，
类型：发明
国别省市：