多核处理器系统、缓存一致性控制方法以及缓存一致性控制程序技术方案

多核处理器系统（100）包含执行被CPU分别访问的高速缓冲存储器中储存的共享数据的值的一致性的执行部（503）。多核处理器系统（100）利用检测部（504）检测被CPU（＃0）执行的第1线程，确定被成为CPU（＃0）以外的CPU（＃1）正在执行的第2线程。在确定后，多核处理器系统（100）利用判断部（506）判断是否存在被第1以及第2线程共同访问的共享数据。在判断为不存在共享数据的情况下，多核处理器系统（100）利用执行部（503）使与CPU（＃0）对应的监听对应高速缓冲存储器（＃0）和与CPU（＃1）对应的监听对应高速缓冲存储器（＃1）的一致性的执行停止。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及对缓存一致性(cache coherency)机构进行控制的多核处理器系统、缓存一致性控制方法以及缓存一致性控制程序。
技术介绍
近些年，在多核处理器系统中，采取了按每个核心搭载独立的高速缓冲存储器，且通过缓存一致性机构维持高速缓冲存储器的一贯性这一方式。在利用了缓存一致性机构的多核处理器系统中，由于通过硬件进行高速缓冲存储器中储存的共享数据的一贯性的维持，所以能够容易地制作面向多核处理器的并行软件。由于缓存一致性机构监视高速缓冲存储器的动作，所以产生高速缓冲存储器访问时的延迟。作为防止延迟的技术，公开有基于SMP (Symmetric Multi Processingd^IS处理)或ASMP (AsymmetricMulti Processing :非对称多处理)来控制缓存一致性机构的技术(例如参照下述专利文献I)。在专利文献I中，将多个核心执行多个进程(process)的情况设为SMP，将多个核心执行单一进程的情况设为ASMP。进程是程序的执行单位，一个以上的线程属于一个进程。属于相同进程的线程访问相同的存储器空间。另外，作为其他的技术，公开有多个核心在执行属于同本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种多核处理器系统，其特征在于，具备 执行单元，其执行被多个核心分别访问的高速缓冲存储器中储存的共享数据的值的一致性； 检测单元，其检测被所述多个核心中的第I核心执行的第I线程； 确定单元，其在通过所述检测单元检测出所述第I线程的情况下，确定被所述多个核心中的所述第I核心以外的第2核心正在执行的第2线程； 判断单元，其判断是否存在被所述第I线程以及由所述确定单元确定出的第2线程共同访问的共享数据；以及 控制单元，在由所述判断单元判断为不存在被共同访问的共享数据的情况下，利用所述执行单元使与所述第I核心对应的第I高速缓冲存储器和与所述第2核心对应的第2高速缓冲存储器的一致性的执行停止。2.根据权利要求I所述的多核处理器系统，其特征在于， 所述判断单元进一步判断所述第I以及第2线程是否属于同一进程； 所述控制单元在由所述判断单元判断为所述第I以及第2线程是同一进程、且判断为不存在被共同访问的共享数据的情况下，利用所述执行单元使所述第I高速缓冲存储器和所述第2高速缓冲存储器的一致性的执行停止。3.根据权利要求I所述的多核处理器系统，其特征在于， 所述判断单元判断所述第I以及第2线程是否属于不同的进程、且是否存在被所述第I以及第2线程共同使用的进程间通信的区域， 所述控制单元在由所述判断单元判断为所述第I以及第2线程属于不同的进程、且不存在被共同使用的进程间通信的区域的情况下，利用所述执行单元使所述第I高速缓冲存储器和所述第2高速缓冲存储器的一致性的执行停止。4.根据权利要求I 3中任意一项所述的多核处理器系统，其特征在于， 所述控制单元在停止了所述第I高速缓冲存储器和所述第2高速缓冲存储器的一致性的执行的情况...

【专利技术属性】
技术研发人员：铃木贵久，山下浩一郎，山内宏真，栗原康志，
申请(专利权)人：富士通株式会社，
类型：
国别省市：