一体机制造技术

本发明专利技术公开了一种一体机，属于信息技术领域。所述方法包括：多个计算节点，多个缓存单元，低延时LL交换矩阵单元和输入输出接口；多个计算节点与多个缓存单元连接，LL交换矩阵单元分别与多个缓存单元、输入输出接口连接；其中，输入输出接口用于传输输入输出数据，缓存单元用于存储缓存一致性数据，并将缓存一致性数据进行预处理后传输至计算节点，LL交换矩阵单元，用于进行输入输出数据与缓存一致性数据的转换。本发明专利技术解决了计算节点的计算负担和内存的存储负担较大，且数据传输延时较高的问题，实现了降低计算节点的计算负担和内存的存储负担，且数据传输的延时较低的效果，用于数据管理。

【技术实现步骤摘要】

本专利技术涉及信息
，特别涉及一种一体机。
技术介绍
随着企业对数据中心一体化管理、自动化运维的需求日益迫切，融合基础设施一体机应运而生。融合基础设施一体机融合了刀片服务器、分布式存储及网络交换机于一体，并整合力智能网卡、固态硬盘(英文：SolidStateDrives；简称：SSD)存储卡及InfiniBand(无限带宽技术)交换模块，集成分布式存储引擎、虚拟化平台及云管理软件，资源可按需调配、线性扩展。其中，刀片服务器是指在标准高度的机架式机箱内可插装多个卡式的服务器单元，刀片服务器如同刀片一样，每一个刀片服务器实际上就是一块系统主板。现有技术中，由于刀片服务器的计算节点的运算速度比内存读写的速度快很多，从而使计算节点要花费很长时间等待输入输出数据到来或者把输入输出数据写入内存中，为了解决计算节点的计算速度与内存读写速度不匹配的问题，通常是给内存中设置一个交换速度比内存快很多的缓存单元，这样，当计算节点需要调用大量输入输出数据时，就可以从缓存单元中调用需要的数据。但是，由于缓存单元是设置在计算节点的内存中的，不仅会占用内存的容量，而且会影响到其他非缓存数据的计算速度或存储性能，因此，计算节点的计算负担和内存的存储负担较大，且数据传输延时较高。
技术实现思路
为了解决计算节点的计算负担和内存的存储负担较大，且数据传输延时较高的问题，本专利技术提供了一种一体机。所述技术方案如下：第一方面，提供了一种一体机，所述一体机包括：多个计算节点，多个缓存单元，低延时LL交换矩阵单元和输入输出接口；所述多个计算节点与所述多个缓存单元连接，所述LL交换矩阵单元分别与所述多个缓存单元、所述输入输出接口连接；其中，所述输入输出接口用于传输输入输出数据，所述缓存单元用于存储缓存一致性数据，并将所述缓存一致性数据进行预处理后传输至所述计算节点，所述LL交换矩阵单元，用于进行所述输入输出数据与所述缓存一致性数据的转换。结合第一方面，在第一种可实现方式中，每个所述计算节点通过外置的外部高速输入输出串行总线PCIe通道与相应的缓存单元连接。结合第一方面，在第二种可实现方式中，所述一体机包括：PCIe交换单元，所述PCIe交换单元分别连接所述多个计算节点和所述多个缓存单元，用于进行所述缓存一致性数据与所述多个计算节点支持的PCIe数据的转化。结合第一方面至第二种可实现方式，在第三种可实现方式中，所述缓存单元包括缓存控制器，所述缓存控制器用于对所述缓存一致性数据进行预处理。结合第三种可实现方式，在第四种可实现方式中，所述缓存控制器由高级精简指令集机器ARM制成，多个ARM之间能够进行数据交互，每个所述缓存控制器包括多个内存条。结合第四种可实现方式，在第五种可实现方式中，所述内存条为双列直插式存储模块DIMM。结合第三种可实现方式，在第六种可实现方式中，现场可编程门阵列FPGA单元、精简指令集计算机Risc和特定应用集成电路Asic中的至少一种。结合第一方面，在第七种可实现方式中，所述预处理包括：纠错处理、解包处理和封包处理中的至少一种。本专利技术提供了一种一体机，由于将多个计算节点与多个缓存单元连接，并通过LL交换矩阵单元分别与多个缓存单元、输入输出接口连接，使得输入输出数据可以通过LL交换矩阵单元转换为缓存一致性数据，缓存一致性数据再经过缓存单元进行预处理后传输至计算节点，因此一体机能够在缓存一致性的架构中，通过外挂的缓存单元接收LL交换矩阵单元处理的输入输出数据，从而降低了计算节点的计算负担和内存的存储负担，且数据传输的延时较低。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术实施例提供的一种一体机的结构示意图；图2是本专利技术实施例提供的另一种一体机的结构示意图；图3是本专利技术实施例提供的又一种一体机的结构示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术实施方式作进一步地详细描述。本专利技术实施例提供一种一体机，如图1所示，该一体机包括：多个计算节点(Ser)01，多个缓存单元02，低延时(英文：LowLatency；简称：LL)交换矩阵单元03和输入输出接口04。多个计算节点01与多个缓存单元02连接，LL交换矩阵单元03分别与多个缓存单元02、输入输出接口04连接。其中，输入输出接口04用于传输输入输出数据，缓存单元02用于存储缓存一致性数据，并将缓存一致性数据进行预处理后传输至计算节点01，LL交换矩阵单元03，用于进行输入输出数据与缓存一致性数据的转换。其中，LL交换矩阵单元是一种在多核处理芯片内的一种高频、高带宽的互连结构，具有低延时特性。综上所述，本专利技术实施例提供的一体机，由于将多个计算节点与多个缓存单元连接，并通过LL交换矩阵单元分别与多个缓存单元、输入输出接口连接，使得输入输出数据可以通过LL交换矩阵单元转换为缓存一致性数据，缓存一致性数据再经过缓存单元进行预处理后传输至计算节点，因此一体机能够在缓存一致性的架构中，通过外挂的缓存单元接收LL交换矩阵单元处理的输入输出数据，从而降低了计算节点的计算负担和内存的存储负担，且数据传输的延时较低。需要说明的是，每个计算节点01可以通过外置的外部高速输入输出串行总线(英文：PeripheralComponentInterconnecExpresst；简称：PCIe)通道与相应的缓存单元02连接。在PCIe总线中，基于PCIe总线的设备称为端点(英文：EndPoint；简称：EP)，EP也就是本专利技术实施例中的缓存单元02。PCIe总线是一种通用的总线规格，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为数据发送端和数据接收端。进一步的，缓存单元02可以包括缓存控制器，缓存控制器用于对缓存一致性数据进行预处理。可选的，缓存控制器由高级精简指令集机器(英文：AcornRISCMachine；简称：ARM)制成，多个ARM之间能够进行数据交互，每个缓存控制器包括多个内存条。如图1所示，内存条可以为双列直插式存储模块(英文：Dual-Inline-Memory-M本文档来自技高网...

【技术保护点】
一种一体机，其特征在于，所述一体机包括：多个计算节点，多个缓存单元，低延时LL交换矩阵单元和输入输出接口；所述多个计算节点与所述多个缓存单元连接，所述LL交换矩阵单元分别与所述多个缓存单元、所述输入输出接口连接；其中，所述输入输出接口用于传输输入输出数据，所述缓存单元用于存储缓存一致性数据，并将所述缓存一致性数据进行预处理后传输至所述计算节点，所述LL交换矩阵单元，用于进行所述输入输出数据与所述缓存一致性数据的转换。

【技术特征摘要】
1.一种一体机，其特征在于，所述一体机包括：
多个计算节点，多个缓存单元，低延时LL交换矩阵单元和输入输出接口；
所述多个计算节点与所述多个缓存单元连接，所述LL交换矩阵单元分别与
所述多个缓存单元、所述输入输出接口连接；
其中，所述输入输出接口用于传输输入输出数据，所述缓存单元用于存储
缓存一致性数据，并将所述缓存一致性数据进行预处理后传输至所述计算节点，
所述LL交换矩阵单元，用于进行所述输入输出数据与所述缓存一致性数据的转
换。
2.根据权利要求1所述的一体机，其特征在于，
每个所述计算节点通过外置的外部高速输入输出串行总线PCIe通道与相应
的缓存单元连接。
3.根据权利要求1所述的一体机，其特征在于，所述一体机包括：PCIe交
换单元，
所述PCIe交换单元分别连接所述多个计算节点和所述多个缓存单元，用于
进行...

【专利技术属性】
技术研发人员：吴聿旻，
申请(专利权)人：杭州华为数字技术有限公司，
类型：发明
国别省市：浙江;33