相变存储器的制造方法技术

一种相变存储器的制造方法，包括：提供半导体基底，包含有衬底，依次位于衬底上的阱区、外延层；在所述外延层形成第一硬掩膜层图形；形成覆盖所述第一硬掩膜层图形的介质层；在所述介质层表面形成第二硬掩膜图形；以所述第二硬掩膜层图形为掩膜，刻蚀所述外延层、阱区及衬底，形成深沟槽；接着去除所述介质层，暴露出所述第一硬掩膜层图形；所述第一硬掩膜层图形为掩膜，刻蚀所述外延层，形成浅沟槽；对所述浅沟槽和深沟槽进行填充，形成浅沟槽隔离区和深沟槽隔离区。本发明专利技术提高深沟槽刻蚀和浅沟槽刻蚀的工艺处理空间，并且易于形成最佳密度的字线和位线的密度排布。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，本专利技术涉及一种。
技术介绍
相变存储器(PhaseChange Random Access Memory, PCRAM)作为一种新兴的非易失性存储技术，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的 优越性。美国专利US6531373公开了一种相变存储器结构。如图I所示为相变存储器的结构示意图，所述相变存储器位于由X轴、Y轴、Z轴两两正交形成的空间内。具体地，所述相变存储器包括衬底001，所述衬底001表面形成有若干数目的字线105，所述若干数目的字线105沿X轴方向进行排布，字线和与其相邻的字线之间通过绝缘材料进行电隔离。每条字线105均沿Y轴方向进行延伸。其中沿Z轴方向上，所述每条字线105表面均形成有若干数目的存储单元101，且所述若干数目的存储单元101按阵列排布，每个所述存储单元101包含有串联连接的相变电阻102与选通二极管103。继续参考图1，位于所述存储单元101表面形成有位线104，所述位线104沿Y轴方向进行排布。且每条位线104沿X轴延伸，将位于不同字线105的存储单元101进行连接，每条位线104分别将位于每条字线上的一个存储单元101进行连接。继续参考图I，在X轴和Z轴构成的平面内，所述字线和与其相邻字线，所述存储单元和与其相邻的存储单元之间形成有深沟槽隔离区201，所述深沟槽隔离区201内填充有隔离材料(未图示)。所述深沟槽隔离区201将字线与字线，存储器件和与其不共字线的存储器件进行隔离。所述深沟槽隔离区201嵌入部分的所述衬底001内。继续参考图I，在Y轴和Z轴构成的平面内，所述位线和与其相邻位线，所述存储单元和与其相邻的存储单元之间形成有浅沟槽隔离区203，所述浅沟槽隔离区203内填充有隔离材料(未图示)。所述浅沟槽隔离区203将位线与位线，存储器件和与其共字线的存储器件进行隔离。继续参考图1，所述aa'方向和bb'方向沿位线延伸方向，所述cc'方向为沿字线延伸方向。其中，沿所述aa'方向所得剖视图为沿所述浅沟槽隔离区203所得剖视图；沿所述bb'方向所得剖视图为沿位线104所得剖视图。如图2所示为图I的等效结构图，所述相变存储器的每一存储单元101中均包含有串联连接的相变电阻102与选通二极管103。结合图I和图2，在对所述相变存储器进行写入操作时，对应于某一待选存储单元101的位线104与字线105上形成了较大的电势差，所述电势差使得选通二极管103正向导通，进而在相变电阻102上形成较大的写入电流，所述写入电流使得相变电阻102状态发生变化，数据也得以记录。图3是图I所示相变存储器的俯视示意图，如图3所示，所述相变存储器包含有多个嵌入衬底内的深沟槽隔离区201，且所述多个深沟槽隔离区201相互平行；而所述浅沟槽隔离区203的延展方向与深沟槽隔离区201相垂直。所述相互垂直的深沟槽隔离区201与浅沟槽隔离区203将衬底划分为相互绝缘的网格状区域，而每一网格即对应了一个存储单J Li ο现有技术包括深沟槽(De印Trench, DT)形成阶段、浅沟槽隔离区形成阶段。其中，所述深沟槽形成阶段通常采用HARP工艺完成(此处HARP工艺特指一种CVD工艺，用于对大的深宽比的沟槽进行填充的工艺)，具体地，大致包括以下步骤采用刻蚀工艺在衬底中形成深沟槽；形成覆盖所述深沟槽内表面的衬垫层，所述衬垫层为绝缘材料；向所述深沟槽中依次填充多晶硅、二氧化硅介电材料以形成深沟槽隔离区。而浅沟槽隔离区形成阶段大致包括以下步骤在与深沟槽隔离区垂直方向上，对衬底进行各向异性的干法刻蚀，形成浅沟槽开口 ；最后，在所述浅沟槽开口中填充材料以形成浅沟槽隔离区。 理想情况下，深沟槽的侧壁垂直于衬底表面。如图4所示，实际工艺中通过刻蚀形成的深沟槽呈倒梯形，使得填充于深沟槽中的多晶硅和二氧化硅也形成倒梯形的轮廓。其中图4示出的剖面所沿截线方向与图I示出的aa'方向相同。所述填充物一般包括第一填充物208及位于所述第一填充物208表面的第二填充物209。在后续对衬底进行干法刻蚀，以形成浅沟槽隔离区时，所述深沟槽隔离区两侧与浅沟槽隔离区深度相同的衬底材料不能完全移除，从而会在深沟槽隔离区两侧形成楔形残留物。如图5示出的标记205位置即为所述楔形残留物，所述楔形残留物容易使得位于同一字线上的不同的存储单元间形成导电通路，从而使得器件漏电，良率也相应降低。为了解决上述问题，现有技术首先形成深沟槽隔离区；接着在与所述深沟槽隔离区垂直方向上，先第一刻蚀掉部分的深沟槽内的填充物，如图6所示形成凹陷207 ;然后图7所示，接着第二刻蚀去除所述凹陷207两侧的衬底材料，即减薄衬底的厚度，以形成浅沟槽，后续对所述浅沟槽进行填充形成浅沟槽隔离区。参考图4和图6，所述深沟槽内填充物一般包括第一填充物208及位于所述第一填充物208表面的第二填充物209，所述第一填充物208主要用于填充深沟槽底部。因为所述凹陷两侧的衬底材料的刻蚀工艺会同时刻蚀掉所述第一填充物208。所以如图6所示，第一刻蚀掉部分的深沟槽内的填充物后，所述第一填充物208表面还形成有残留的第二填充物209'，以避免后续所述凹陷两侧的衬底材料的刻蚀工艺会同时刻蚀所述第一填充物208。如图7所示，形成的浅沟槽深度将不大于刻蚀掉的凹陷两侧的衬底材料厚度，而刻蚀掉的凹陷两侧的衬底材料的高度受限于第一刻蚀残留的第二填充物20V的高度。进一步地，残留的第二填充物209'又受到第一填充物208厚度的影响。上述对应关系对第一刻蚀提出了较高的要求，并且随着特征尺寸的下降，会减小第一刻蚀的工艺处理空间，进一步增加了工艺难度。所以通过形成残留的第二填充物209'以避免第一填充物208暴露在后续刻蚀环境中，会减小第一刻蚀和第二刻蚀的工艺处理空间，且厚度尺寸比较难以控制。进一步地，为了保持固定的最佳极限尺寸高宽比，在改变第一刻蚀形成的深沟槽高度尺寸后，还需要对应改变深沟槽的刻蚀宽度，即通过第一刻蚀和第二刻蚀之间的对应关系的调整，需要改变深沟槽的刻蚀宽度，导致无法实现深沟槽宽度和浅沟槽宽度的相等。而若要达到最佳密度的字线和位线的密度排布，则需要深沟槽宽度和浅沟槽宽度的相等。
技术实现思路
本专利技术解决的技术问题是提供一种，提高深沟槽刻蚀和浅沟槽刻蚀的工艺处理空间，并且易于形成最佳密度的字线和位线的密度排布。为了解决上述问题，本专利技术提供一种，包括提供半导体基底，所述半导体基底至少包含有衬底，依次位于衬底上的阱区、外延层；在所述外延层形成第一硬掩膜层图形，所述第一硬掩膜层图形与后续形成的浅沟槽的图形对应；形成覆盖所述第一硬掩膜层图形的介质层，且所述介质层具有平坦的表面；在所述介质层表面形成第二硬掩膜图形，所述第二硬掩膜图形与后续形成的深沟槽的图形对应； 以所述第二硬掩膜图形为掩膜，刻蚀所述外延层、阱区及衬底，形成深沟槽；接着去除所述介质层，暴露出所述第一硬掩膜层图形；以所述第一硬掩膜层图形为掩膜，刻蚀所述外延层，形成浅沟槽；对所述浅沟槽和深沟槽进行填充，形成浅沟槽隔离区和深沟槽隔离区。可选的，所述形成第一硬掩膜层图形包括在所述外延层上形成第一硬掩膜层及位于所述第一硬掩膜层表面的第一光刻胶层，所述第一光刻胶层的本文档来自技高网...

【技术保护点】
一种相变存储器的制造方法，其特征在于，包括：提供半导体基底，所述半导体基底至少包含有衬底，依次位于衬底上的阱区、外延层；在所述外延层表面形成第一硬掩膜层图形，所述第一硬掩膜层图形与后续形成的浅沟槽的图形对应；形成覆盖所述第一硬掩膜层图形的介质层，且所述介质层具有平坦的表面；在所述介质层表面形成第二硬掩膜层图形，所述第二硬掩膜层图形与后续形成的深沟槽的图形对应；以所述第二硬掩膜层图形为掩膜，刻蚀所述外延层、阱区及衬底，形成深沟槽；接着去除所述介质层，暴露出所述第一硬掩膜层图形；以所述第一硬掩膜层图形为掩膜，刻蚀所述外延层，形成浅沟槽；对所述浅沟槽和深沟槽进行填充，形成浅沟槽隔离区和深沟槽隔离区。

【技术特征摘要】

【专利技术属性】
技术研发人员：何其旸，张翼英，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：