本发明专利技术涉及半导体传感器技术领域，尤其是指微光电感单元及其背读式半导体光电倍增管及其组件；该光电倍增管及其组件由背面每一微光电感单元提供信号，可允许正面光探测的大填充因数；背读式半导体光电倍增管的配置允许大面积填充，且不产生槽栅；背读式半导体光电倍增管的另一优点在于它允许无源和/或有源电子电路应用于背面或单独的特定集成电路(ASIC)来进行信号处理（模拟量和/或数码），同时不影响光子探测效率；各个微光电感单元可凸点键合到有匹配线路板的集成电路用于信号处理；该设计有来自电子体所产生的载流子的天然暗计数率和串扰抑制；此外，槽栅可进一步减少雪崩区域内微光电感单元之间的串扰。
【技术实现步骤摘要】
本专利技术涉及半导体传感器
，尤其是指微光电感单元及其背读式半导体光电倍增管及其组件。
技术介绍
固态光电探測器设计近年来取得技术进展，出现了半导体光电倍增管(SiP-M)，其可在磁场内部进行单光子探測和操作。从单光子发射计算机化断层显像(SP-ECT)的放射性核素显像到粒子物理学的正电子发射断层显像等诸多应用领域，半导体光电倍增管都被认为是光电倍增管的替代材料。半导体光电也有很多其他名称硅光电倍増管，金属电阻半导体AP-D (雪崩光电ニ极管),微像素AP-D,多像素光子计数器,盖格 模式AP-D,固态光电倍增管等等。许多研究团队和生产商都开发出了特定配置的SiP-M。一个半导体光电倍增管即大量小型相同运行于矩阵内盖格模式下的雪崩光电ニ极管(AP-D)。典型的半导体光电倍增管微光电感单元尺寸规格为10-100微米。每ー个微光电感单元作为ー个独立的光子计数器在盖格模式下工作，工作电压高于击穿电压5%至20%不等。当ー个光子冲击其中ー个微光电感单元时，可产生能引发盖格模式放电的自由载流子。当放电电流穿过ー个集成淬熄电阻时微光电感单元的电压将下降，低于击穿电压，此时放电淬熄。由于来自微光电感单元的信号在形状和振幅上近乎相同，所以微光电感单元为ニ进制设备装置。所有来自微光电感单元的放电电流都加在ー个普通的负载抗阻上，故一个半导体光电倍增管的输出信号是所有微光电感单元同一时间内输出信号的总和。半导体光电倍增管的主要特征包括高増益(IO5至IO6))，低偏置电压(〈100V)，对磁场的低灵敏度，良好的时间解析度，以及低功耗。此外，半导体光电倍增管还可通过互补金属-氧化物-半导体(CMOS)技术进行装配，可減少装置成本。在半导体光电倍增管取得的最新进展包括将ー种电子体结合每一微光电感单元以探测光子；此电子体可包含有源淬熄和充电电路。带集成淬熄电阻的半导体光电倍增管的开发，以改善它们的填充因数；由于正面无多晶硅电阻与金属线，光子探測有源区得以增カロ。然而，信号始終加于所有微光电感单元共用的ー个连续电极上并从正面读出。这也导致了光电倍增管的设计普遍存在的缺陷，信号需从设备正面读出，设置在装置前表面的淬熄电阻结构常常会减小光子探測有源区。此外，其他任何在正表面装配的(有源或无源)元件均可对有源区产生影响。通常，半导体光电倍增管的光子探测效率(P-DE)是量子效率(QE)、几何填充因数、以及入射光子触发击穿可能性的产物；微光电感单元小尺寸半导体光电倍增管都有ー个相对较小的填充因数(由有源微光电感单元面积占据的总面积部分)，从而降低了光子探测效率(P-DE)。
技术实现思路
本专利技术在于针对目前半导体光电倍增管存在的不足，而提供一种解决以上问题的微光电感单元及其背读式半导体光电倍增管及其组件。为达到上述目的，本专利技术采用如下技术方案微光电感单元，所述微光电感单元包括具有第一侧和第二侧的P-型半导体衬底，第一侧设置一凹槽，凹槽内填充有导电材料，所述第二侧掺杂有n-型离子；p-型半导体衬底的第二侧设置P-型外延层，P-型外延层包括靠近P-型半导体衬底并掺杂P-型离子的第一区域，和设置在第一区域上的第二区域，第二区域的掺杂的P-型离子高于所述第一区域的掺杂水平。较佳的，所述凹槽为圆柱状。·较佳的，所述凹槽具有宽高比为约I一30较佳的，所述凹槽口径为5—100微米。较佳的，所述P-型半导体衬底选用单晶硅或神化镓。较佳的，所述P-型外延层选用单晶硅或神化镓。较佳的，所述导电材料是选自由n-型多晶硅或n-型多晶砷化镓。较佳的，所述导电材料为金属材料。较佳的，所述微光电感单元还包括设置在凹槽的表面上，垂直于所述p型半导体衬底的第一侧的电绝缘层。较佳的，所述P-型半导体衬底厚度为20微米到600微米。较佳的，所述P-型外延层厚度为微米到5微米。较佳的，所述半导体光电倍增管还包括设置在p型外延层的抗反射层。较佳的，所述导电性材料与所述第二侧部之间的p型半导体衬底部分大约为0. 2微米至10微米厚。微光电感单元，所述微光电感单元包括具有第一侧和第二侧的n-型半导体衬底，第一侧设置ー凹槽，凹槽内填充有导电材料，所述第二侧掺杂有P-型离子；n_型半导体衬底的第二侧设置n-型外延层，n-型外延层包括靠近n-型半导体衬底并掺杂n-型离子的第一区域，和设置在第一区域上的第二区域，第二区域的掺杂的n_型离子高于所述第一区域的掺杂水平。较佳的，所述n-型半导体衬底选用单晶硅或神化镓。较佳的，所述n-型外延层选用单晶硅或神化镓。较佳的，所述导电材料为金属材料；所述凹槽的表面上，垂直于所述n_型半导体衬底的第一侧的电绝缘层。一种背读式半导体光电倍增管，所述导体光电倍增管包括上述任意项所述的微光电感单元，所述微光电感单元的P型半导体衬底或n-型半导体衬底的第一侧上的，设置有源和/或无源电子电路。一种背读式半导体光电倍增管组件，所述导体光电倍增管组件包括若干个上述的背读式半导体光电倍增管，还包括设置的特定集成电路，所述特定集成电路连接所述背读式半导体光电倍增管P型或n-型半导体衬底的第一侧并与每个导电材料连接。本专利技术的微光电感单元及其背读式半导体光电倍增管以及半导体光电倍增管组件，采用背读式半导体光电倍增管，该光电倍増管由背面每ー微光电感单元提供信号，可允许正面光探測的大填充因数；背读式半导体光电倍增管的配置允许面积大于约40微米乘以40微米微光电感单元的填充因数大于90%，且不产生槽栅；背读式半导体光电倍增管的另ー优点在于它允许无源和/或有源电子电路应用于背面或単独的特定集成电路(ASIC)来进行信号处理(模拟量和/或数码)，同时不影响光子探测效率；各个微光电感单元可凸点键合到有匹配线路板的集成电路用于信号处理；该设计有来自电子体所产生的载流子的天然暗计数率和串扰抑制；此外，槽栅可进ー步減少雪崩区域内微光电感单元之间的串扰。附图说明图I为本专利技术带P-型半导体衬底的微光电感单元的剖视图·图2为本专利技术带n_型半导体衬底的微光电感单元的剖视3为本专利技术带n_型半导体衬底的微光电感单元另ー实施例的剖视4为本专利技术带P-型半导体衬底的微光电感单元另ー实施例的剖视5为本专利技术背读式半导体光电倍增管及读出特定集成电路的示意6为本专利技术背读式半导体光电倍增管组件阵列设置及读出大面积特定集成电路的不意7为本专利技术背读式半导体光电倍增管的泄漏电流和偏置电压的关系示意8为本专利技术背读式半导体光电倍增管的电容和偏置电压的关系示意9为背读式半导体光电倍增管在有无抗反射涂层时不同P-+触点厚度下量子效率对比示意图具体实施例方式下面结合附图1-9对本专利技术做进ー步的阐述本专利技术公开内容体现的是背读式半导体光电倍增管，该光电倍増管由背面每ー微光电感单元提供信号，可允许正面光探測的大填充因数。背面读出式半导体光电倍增管的配置允许面积大于约40微米乘以40微光电感单元的填充因数大于90%，且不产生槽栅。背读式半导体光电倍增管的另ー优点在于它允许无源和/或有源电子电路应用于背面或单独的特定集成电路(ASIC)来进行信号处理(模拟量和/或数码)，同时不影响光子探测效率(p-hoton-detection-efficien-cy/PDE)。各个微光电感单元可凸点键合到有匹配线路板的特定集成电路(ASIC)用于信本文档来自技高网...
【技术保护点】
微光电感单元，其特征在于，所述微光电感单元包括：具有第一侧和第二侧的p?型半导体衬底，第一侧设置一凹槽，凹槽内填充有导电材料，所述第二侧掺杂有n?型离子；p?型半导体衬底的第二侧设置p?型外延层，p?型外延层包括：靠近p?型半导体衬底并掺杂p?型离子的第一区域，和设置在第一区域上的第二区域，第二区域的掺杂的p?型离子高于所述第一区域的掺杂水平。
【技术特征摘要】
【专利技术属性】
技术研发人员：钟焕昇，黄秋，彭旗宇，闫泽武，
申请(专利权)人：黄秋，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。