一种硅基液晶微显示器像素点电路制造技术

本发明专利技术公开了一种硅基液晶微显示器像素点电路，显示器采用帧刷新模式，每一行像素点与数字模拟转换器DAC总线之间有一个行选总开关。像素点电路由5个传输门和两个存储电容组成，即第一传输门（TG1）、第二传输门（TG2）、第三传输门（TG3）、第四传输门（TG4）、第五传输门（TG5）、第一存储电容CA，第二存储电容CB；每一个传输门均由一对场效应管构成。第一存储电容CA接在第一传输门（TG1）、第二传输门（TG2）之间，第二存储电容CB接在第三传输门（TG3）、第四传输门（TG4）之间，第一存储电容CA，第二存储电容CB另一端接地；第五传输门的输出端分别与第一传输门（TG1），第三传输门相连；第二、第四传输门的输出端接液晶负载。

【技术实现步骤摘要】

本专利技术涉及娃基液晶显示器件(LCoS,Liquid Crystal on Silicon)
,具体地说属于硅基液晶微显示器像素点电路领域。
技术介绍
娃基液晶微型显示器件是一种在制备有驱动电路的CM0S(ComplementaryMetal-Oxide-Semiconductor Transistor互补金属氧化物半导体)娃基背板与ITO(铟锡氧化物)玻璃面板之间灌装液晶而成的新型微显示器件，它综合应用了 CMOS集成电路技术和液晶显示技术，具有高分辨率、微型化和低成本等诸多优势，是一种极具发展潜力的微显示器件。硅基液晶COMS驱动背板是硅基液晶微型显示器件的关键组成部分，主要由像素阵列以及外围驱动电路两部分组成。LCoS驱动电路作用是将数字格式的视频信号转化为成驱动屏幕的模拟信号，最终显示为人眼可辨识的图像。LCoS技术中的每个像素点电路由一个开关管和一个MOS电容组成，在常规工艺中，MOS电容占整个像素面积的一半，随着分辨率的增加和电路面积的减小，电容面积缩小，导致MOS电容变小，图像显示质量下降。随着微型显示器件分辨率的提升，像素单元中的晶体管及连接像素的传输线所带来的寄生电容对电路的影响越来越大。如图I是传统的像素点电路结构。采用这种结构，阵列内数字模拟转换器DAC传输线等效电容以及处于关断状态的其他所有行列上的像素输入端传输门的寄生电容都会成为数字模拟转换器DAC负载电容，对数字模拟转换器DAC的驱动能力要求很高，并且寄生电容分布不均匀严重影响显示器成像质量。本专利技术提出的像素点电路设计方案能有效解决以上提到的问题。
技术实现思路
技术问题针对现有的随着分辨率的提高，寄生电容越来越大的问题，本专利技术提出了一种硅基液晶微显示器像素点电路，能有效降低寄生电容。针对存储电容的大小受像素面积限制的问题，本专利技术提出了一种在有限面积内增大存储电容的方法。技术方案为达到上述目的，本专利技术的硅基液晶微显示器像素点电路中，像素点电路由5个传输门和两个存储电容组成，即第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第一存储电容Ca，第二存储电容Cb ;每一个传输门均由一对场效应管构成，第一 PMOS场效应管和第二 NMOS场效应管构成第一传输门，第三PMOS场效应管和第四NMOS场效应管构成第二传输门，第五PMOS场效应管和第六NMOS场效应管构成第三传输门,第七PMOS场效应管和第八NMOS场效应管构成第四传输门，第九PMOS场效应管和第十NMOS场效应管构成第五传输门；第一存储电容CA接在第一传输门和第二传输门之间,第二存储电容Cb接在第三传输门和第四传输门之间，第一存储电容Ca和第二存储电容Cb另一端接地；第五传输门的输入端为该像素点电路的输入端，接数字模拟转换器DAC,第五传输门的输出端CN 102945659 A书明说2/3页分别与第一传输门和第三传输门的输入端相连；第一传输门的的输出端接第二传输门的输入端，第三传输门的的输出端接第四传输门的输入端，第二传输门和第四传输门的输出端相连作为该像素点电路的输出端接液晶负载。第五传输门由行选信号控制，数字模拟转换器DAC逐行对像素点电路充电时，未选中行对应的行选开关保持关断状态，同一列像素点电路之间由第五传输门相隔离，减小·了同一列其他像素导致的寄生电容。每一行像素点与数字模拟转换器DAC总线之间有一个行选总开关，行选总开关由行选信号控制，保证除了当前写入的行外，阵列内其他行的传输线与数字模拟转换器DAC总线断开，减小像素阵列内数字模拟转换器DAC传输线引入的寄生电容。所述第一存储电容Ca，第二存储电容Cb采用金属氧化物半导体MOS电容与多晶硅-绝缘层-多晶硅PIP电容两个电容并联的存储电容结构。在有限的像素点面积内，增大了电容，提高了电路稳定性和线性度。所述像素点电路米用巾贞刷新模式，第一传输门、第三传输门控制对第一存储电容Ca、第二存储电容Cb中的一个充电，同时第二传输门和第四传输门控制另一个存储电容对液晶负载放电。有益效果本专利技术提出的像素点电路结构，虽然增加了与阵列外数字模拟转换器DAC传输线相连接的处于关断状态的传输门等效电容和处于导通状态的像素内传输门寄生电容，但是减少了阵列内数字模拟转换器DAC传输线等效电容以及处于关断状态的像素输入端传输门的寄生电容，数字模拟转换器DAC的最大负载电容减少达到95%以上，大大提高了显示器件的成像质量。本专利技术通过采用了 MOS电容与PIP电容两个电容并联的存储电容结构，在不增加电容面积的情况下，存储电容增加了 20%左右，提闻了显不质量。附图说明图I是一种传统的像素点电路结构图。图2是本专利技术提出的LCoS阵列中像素连接关系图。图3是本专利技术提出的像素点电路结构图。具体实施例方式本专利技术提出的像素点电路如图3所示，该像素点电路由5个传输门和两个存储电容组成，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第一存储电容CA，第二存储电容Cb ;每一个传输门均由一对场效应管构成，第一 PMOS场效应管I和第二 NMOS场效应管2构成第一传输门TGl，第三PMOS场效应管3和第四NMOS场效应管4构成第二传输门TG2,第五PMOS场效应管5和第六NMOS场效应管6构成第三传输门TG3，第七PMOS场效应管7和第八NMOS场效应管8构成第四传输门TG4，第九PMOS场效应管9和第十NMOS场效应管10构成第五传输门TG5 ;第一存储电容Ca接在第一传输门TGl和第二传输门TG2之间，第二存储电容Cb接在第三传输门TG3和第四传输门TG4之间，第一存储电容Ca和第二存储电容Cb另一端接地；第五传输门TG5的输入端为该像素点电路的输入端，接数字模拟转换器DAC,第五传输门TG5的输出端分别与第一传输门TGl和4第三传输门TG3的输入端相连；第一传输门TGl的的输出端接第二传输门TG2的输入端,第三传输门TG3的输出端接第四传输门TG4的输入端，第二传输门TG2和第四传输门TG4的输出端相连作为该像素点电路的输出端接液晶负载。第五传输门TG5由行选信号控制,数字模拟转换器DAC输出电压逐行对像素点电路充电时，未选中行对应的行选开关保持关断状态。同一列像素点电路之间由于第五传输门TG5的存在，也处于断开状态，减小了同一列其他像素点电路导致的寄生电容。如图2所示，每一行像素点与数字模拟转换器DAC总线之间有一个行选总开关，行选总开关由行选信号控制，行选总开关可以保证除了当前写入的行外，阵列内其他行的传输线与数字模拟转换器DAC总线断开，因此可大大减小像素阵列内数字模拟转换器DAC传输线引入的寄生电容。虽然增加了与阵列外数字模拟转换器DAC传输线相连接的处于关断状态的传输门等效电容和处于导通状态的像素内传输门寄生电容，但是减少了阵列内数字模拟转换器DAC传输线等效电容以及处于关断状态的像素输入端传输门的寄生电容，数字模拟转换器DAC的最大负载电容减少达到95%以上。PIP电容由两层多晶硅(poly)层构成，中间用二氧化硅隔开，上下极板通过场氧化层与衬底及其他器件隔开，只要能精确控制生长氧化层介质的厚度，就可以得到精确的电容值，单位电容值比MOS电容略小。PIP电容具有性能本文档来自技高网...

【技术保护点】
一种硅基液晶微显示器像素点电路，其特征在于像素点电路由5个传输门和两个存储电容组成，即第一传输门（TG1）、第二传输门（TG2）、第三传输门（TG3）、第四传输门（TG4）、第五传输门（TG5）、第一存储电容CA，第二存储电容CB；每一个传输门均由一对场效应管构成，第一PMOS场效应管（1）和第二NMOS场效应管（2）构成第一传输门（TG1），第三PMOS场效应管（3）和第四NMOS场效应管（4）构成第二传输门（TG2），第五PMOS场效应管（5）和第六NMOS场效应管（6）构成第三传输门（TG3），第七PMOS场效应管（7）和第八NMOS场效应管（8）构成第四传输门（TG4），第九PMOS场效应管（9）和第十NMOS场效应管（10）构成第五传输门（TG5）；第一存储电容CA接在第一传输门（TG1）和第二传输门（TG2）之间，第二存储电容CB接在第三传输门（TG3）和第四传输门（TG4）之间，第一存储电容CA和第二存储电容CB另一端接地；第五传输门（TG5）的输入端为该像素点电路的输入端，接数字模拟转换器DAC，第五传输门（TG5）的输出端分别与第一传输门（TG1）和第三传输门（TG3）的输入端相连；第一传输门（TG1）的输出端接第二传输门（TG2）的输入端，第三传输门（TG3）的输出端接第四传输门（TG4）的输入端，第二传输门（TG2）和第四传输门（TG4）的输出端相连作为该像素点电路的输出端接液晶负载。...

【技术特征摘要】

【专利技术属性】
技术研发人员：李晨，夏军，张晓龙，雷威，张晓兵，
申请(专利权)人：东南大学，
类型：发明
国别省市：