【技术实现步骤摘要】
本专利技术涉及的是一种基于FPGA的嵌入式处理装置。
技术介绍
在基于FPGA的系统应用中，加入嵌入式处理器可以极大的增加系统灵活性，同时为避免不必要的延迟，一般应用于此类处理器上的操作系统皆为嵌入式实时操作系统。为实现多个任务的并行执行，传统方法是通过操作系统时间分片机制实现多个任务的伪并行处理，但其串行执行程序的本质使实时性受限。为提高操作系统并行处理实时性，目前已有的解决办法是一种纯硬件结构的操作系统(示意结构如图I所示)，操作系统的全部功能都通过FPGA硬件单元实现，处理器仅用于配置操作系统的功能寄存器，基于FPGA的并行性实现真正的多任务并行处理，这种操作系统的弊端是只能实现特定任务，无法实现通用嵌入 式操作系统的复杂功能，使得操作系统应用灵活性受限。
技术实现思路
本专利技术的目的在于提供一种可以提升操作系统多任务同步以及任务切换的速度，并可实现真正的多任务并行处理的提高嵌入式操作系统并行处理实时性的软硬件混合式结构。本专利技术的目的是这样实现的由软件部分、硬件部分以及Avalon总线组成；所述软件部分包括应用程序代码、操作系统内核以及硬件描述层三个部分，操作系...
【技术保护点】
一种提高嵌入式操作系统并行处理实时性的软硬件混合式结构，其特征是：由软件部分、硬件部分以及Avalon总线组成；所述软件部分包括应用程序代码、操作系统内核以及硬件描述层三个部分，操作系统内核通过硬件描述层完成与底层Avalon总线的通信，应用程序代码调用操作系统内核完成用户所需功能；所述硬件部分通过FPGA上硬件单元实现，包括硬核任务模块、硬核消息模块以及系统加速模块，硬核任务模块、硬核消息模块以及系统加速模块都通过Avalon总线实现与软件部分的双向数据通信，硬核任务模块与硬核消息模块间双向数据通信。
【技术特征摘要】
1.一种提高嵌入式操作系统并行处理实时性的软硬件混合式结构，其特征是由软件部分、硬件部分以及Avalon总线组成；所述软件部分包括应用程序代码、操作系统内核以及硬件描述层三个部分，操作系统内核通过硬件描述层完成与底层Avalon总线的通信，应用程序代码调用操作系统内核完成用户所需功能；所述硬件部分通过FPGA上硬件单元实现，包括硬核任务模块、硬核消息模块以及系统加速模块，硬核任务模块、硬核消息模块以及系统加速模块都通过Avalon总线实现与软件部分的双向数据通信，硬核任务模块与硬核消息模块间双向数据通信。2.根据权利要求I所述的一种提高嵌入式操作系统并行处理实时性的软硬件混合式结构，其特征是所...
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