数据流及其与控制流的交互制造技术

计算机来处理数据的方法和设备，以及确定计算机的执行数据处理任务的数据存储要求的方法。

【技术实现步骤摘要】
一种数据流及其与控制流的交互方法和设备
本专利技术涉及电子数据处理领域。
技术介绍
统一建模语言(UML)可以用来描述系统。UML的常见用途是提供对将用软件实现的系统的描述。传统上，分析师会研究被提议用软件实现的系统，并提出该系统的UML描述。继而程序员将从分析师提供的UML描述工作，以生产出实现该系统的软件，同时遵照执行该软件的计算硬件的特定架构的限制。这些限制的一些示例是计算硬件中的存储器的量和计算硬件中处理器的数量和处理速度。UML提供了一系列的方法来描述系统。其中一个方法是使用活动图。活动图就活动和活动之间的控制流来描述系统。控制流是由一组原语表示，现在将参照图1到图6描述这些原语。图1示出称为分支节点的活动图原语。在这里，分支节点10描述活动12、14和16之间的关系。分支节点10指示当活动12完成时活动14和16同时开始。图2示出称为接合节点的活动图原语。在这里，接合节点18描述活动20、22和24之间的关系。接合节点18指示当完成活动20和22二者时活动24开始。因此，接合节点原语具有同步效果，因为它允许一个活动仅在多个其它活动已经完成后开始。图3示出称为决策节点的活动图原语。在这里，决策节点26描述活动28、30和32之间的关系。决策节点26指示当完成活动28时活动30和32中仅仅一个开始。活动30和32中哪一个开始，是由与决策节点26关联的逻辑条件决定的。例如，系统的特定参数是否大于或小于预定值。图4示出称为合并节点的活动图原语。在这里，合并节点34描述了活动36、38和40之间的关系。合并节点34指示在活动36和38中任意一个完成后活动40立即开始。图5示出称为初始节点的活动图原语。初始节点指示系统的启动。在这里，初始节点42指示系统启动于活动44的执行。图6示出称为终止节点的活动图原语。终止节点指示系统的终止。在这里，终止节点46指示系统在活动48执行后终止。到目前为止，尚未描述原语所连接的活动的本质。这些活动的本质几乎是无限多样化的。通常，活动是复杂的，因为可以能够用自己的活动图描述。多处理器系统可以适合进行无线通信，并且在此上下文中活动的示例如下：·执行用于将数据从一个地方移动到另外一个地方的直接存储器存取(DMA)过程。·对数字时域信号执行快速傅立叶变换(FFT)。·执行两个数字时域信号的互相关(crosscorrelation)。·计算针对数据序列的循环冗余校验和(CRC)。
技术实现思路
本专利技术由附加的权利要求所限定，而这些权利要求在此处被引用。附图说明现在参照附图，将仅以示例方式描述本专利技术各实施方式，其中：图1是说明分支节点的使用的UML活动图；图2是说明接合节点的使用的UML活动图；图3是说明决策节点的使用的UML活动图；图4是说明合并节点的使用的UML活动图；图5是说明初始节点的使用的UML活动图；图6是说明终止节点的使用的UML活动图；图7和图8是多处理器计算机的原理图；图9是用于多处理器计算机的UML活动图；图10例示如何由图8的多处理器计算机执行块分配；图11示意地例示图9的多处理器计算机中对存储器块预留的释放；以及图12示意地例示由存储器块形成的环形缓冲器。具体实施方式参阅这些附图，图7示出多处理器计算机50。只示出了那些有助于解释本专利技术的元件，计算机架构设计领域的技术人员会意识到实际上计算机50将包括比图7所示更多的组件和组件间连接。如所示，计算机50包括中央处理单元(CPU)52、多个矢量信号处理器(VSP)54、多个直接存储器存取(DMA)控制器56、中断控制器58、定时器60、存储器62和定序器64。这些元件全都连接到总线66，使得它们可以互相通信。此外，中断控制器58还通过连接器68连接到CPU52，中断控制器58可以通过该连接器发送中断到CPU。计算机50的架构是可扩展的，例如其中DMA控制器56的数量、矢量信号处理器54的数量和存储器62的大小全都可以改变，且可以增加附加的定时器。本领域的技术人员可以理解的是，在可选择实施方式中，计算机50可以包括多个CPU52、多个中断控制器58、多个定时器60和多个存储器62。这种实施方式如图8所示，其中每一个附加的CPU52、中断控制器58、定时器60和存储器62示出为彼此叠置。当设置了多个处理器52、中断控制器58、定时器60和存储器62时，该总线可以是多层总线，从而多个组件可以互相通信。在可选择实施方式中，可以省略定序器64，定序器的任务由其它组件(例如CPU52中的一个)执行。在下文所描述的本专利技术的实施方式中，计算机50有单个CPU52、单个中断控制器58、单个定时器60和单个存储器62，如图7所示。CPU52运行计算机的操作系统。例如，CPU52是ARMRISC处理器。VSP54是多核的DSP，其核被设计用于用具有单指令多数据(SIMD)格式的超长指令字(VLIW)操作。存储器62存储计算机要处理的指令和数据。DMA控制器56允许由例如VSP54从存储器62读取和向存储器62写入指令和数据，而不为CPU52增加实施传输处理的负担。中断控制器58负责当需要处理诸如用户输入这样的外部事件时通过线路68中断CPU52。定时器60周期性地发出信号，并且计算机50的其它元件使用来自该定时器的信号作为时间基准，来实现操作的同步性。中央处理单元(CPU)52、矢量信号处理器54和DMA控制器56全都能彼此并行地进行处理，并且此后应被称为计算机50的处理元件。这种并行性由VSP54的多核性质延伸到相对高程度，并且被核心的VLIW和SIMD能力更进一步扩展。这种相对高的并行度意味着计算机50的架构使自身适合进行密集的数字信号处理活动，例如用软件执行计算密集的无线通讯调制解调器、例如3GPP-LTE(第三代合作伙伴项目-长期演进)和CDMAEV-DO(码分多址；演化-数据优化)标准的那些。计算机50还使自身适合用于数字视频广播(DVB)无线网络系统、音频/视频处理(包括编码、解码和译码)以及多模式操作。为了延伸并行度，计算机50还可以包括连接到总线66的附加处理元件，这些附加处理元件通常被设计用于实现特定的信号处理活动，诸如维特比加速器、Turbo解码器和对基带接口的RF。定序器64被设置为控制和协调计算机50中的处理元件的操作，从而期望处理任务可以被执行，或者换句话说，从而期望的UML活动图得以实施(enacted)。图9示出UML活动图的示例。图9示出UML活动图70，开始于初始节点72，结束于终止节点74。初始节点72与控制信号76在接合节点78处接合。接合节点78的控制输出80形成分支节点82的控制输入，分支节点82具有第一控制输出84和第二控制输出86。第一控制输出84形成对决策节点86的控制输入，其决定是执行活动_α85还是执行活动_β87。活动_α85和活动_β87的控制输出88、90形成对合并节点92的控制输入，当合并节点92接收到控制输出88或90时产生控制输出94。分支节点82的第二控制输出86形成活动_γ95的控制输入。活动_γ95的控制输出96与控制输出94在接合节点处98接合，接合节点处98的控制输出传递到终止节点74。代表数据处理系统的UML活动图中的活动通常会获取数据，对其进行操本文档来自技高网...

【技术保护点】
一种由具有处理装置和数据存储部的计算机处理数据的方法，所述方法包括以下步骤：提供由计算机在运行时期间顺序执行的两个或更多个活动，每个所述活动需要输入数据并产生输出数据；以及在所述运行时期间针对每个活动确定所述数据存储部中由所述处理装置读取所述输入数据和写入所述输出数据的位置；其中，针对每一个活动，在该活动开始之前在所述运行时期间确定所述位置。

【技术特征摘要】
2011.04.01 GB 1105585.21.一种由具有处理装置和数据存储部的计算机处理数据的方法，所述方法包括以下步骤：提供由计算机在运行时期间顺序执行的两个或更多个活动序列，每个所述活动序列需要输入数据并产生输出数据；以及在所述运行时期间针对每个活动序列确定所述数据存储部中由所述处理装置读取所述输入数据和写入所述输出数据的位置；其中，针对活动序列中的至少一个，在该至少一个活动序列开始之前并且在至少一个其他活动序列开始之后在所述运行时期间确定所述位置，并且其中，将所述数据存储部中的位置分组以形成存储器块的组，并且所述方法还包括对一组或更多组不需要的存储器块断电。2.根据权利要求1所述的方法，其中，对于特定活动序列，在直接在所述特定活动序列之前的活动序列正在被执行时确定所述位置。3.根据上述任意一项权利要求所述的方法，其中，在确定步骤之前，所述方法还包括以下步骤：在编译时期间，针对所述活动序列中的一个或更多个活动序列，估计用于存储写入到所述数据存储部和从所述数据存储部读取的数据所需的所述数据存储部的最大比例部分；以及保留所述数据存储部的所述比例部分以便所述处理装置在所述运行时期间写入数据和读取数据。4.根据权利要求3所述的方法，其中，所述确定包括：针对每个活动序列，识别针对活动序列而保留的所述数据存储部的一部分在所述活动序列的运行时执行期间是不需要的，并且释放对所述部分的保留。5.根据权利要求4所述的方法，其中，使用所述数据存储部的不需要的一部分来评估针对不同的活动序列而保留的数据存储部的部分。6.根据权利要求4所述的方法，其中，所述数据存储部的所述不需要的一部分被断电。7.根据权利要求1所述的方法，其中，所述确定步骤包括确定所述活动序列或每一个活动序列使用所述位置的顺序的步骤。8.根据权利要求1所述的方法，其中，所述数据存储部的至少一部分用作针对所述活动序列中的至少一个的缓冲器。9.根据权利要求8所述的方法，其中，每个活动序列包括至少一个活动，所述数据存储部的所述至少一部分用作针对所述活动中的至少一个的环形缓冲器。10.根据权利要求1所述的方法，其中，所述活动序列或每一个活动序列都能够使用统一建模语言UML图来描述。11.根据权利要求1或2所述的方法，其中，所述活动序列或每一个活动序列包括多个活动的序列。12.一种用于确定进行数据处理任务的计算机的数据存储要求的方法，所述计算机具有处理装置和数据存储部，所述方法包括如下步骤：提供由被计算机在运行时期间顺序执行的两个或更多个活动序列，每个所述活动序列需要输入数据并产生输出数据；在编译时期间，针对所述活动序列中的一个或更多个活动序列，估计用于存储写入到所述数据存储部和从所述数据存储部读取数据所需的所述数据存储部的最大比例部分；以及在所述编译时期间，保留所述数据存储部的所述比例部分以便所述处理装置向所述比例部分写入数据和从所述比例部分读取数据，并且其中，将所述数据存储部中的位置分组以形成存储器块的组，并且所述方法还包括对一组或更多组不需要的存储器块断电。13.根据权利要求12所述的方法，所述方法还包括以下步骤：识别针对活动序列而保留的所述数据存储部的一部分在所述活动序列执行期间是不需要的，并且释放对所述部分的保留。14.根据权利要求13所述的方法，其中，所述数据存储部的不需要的部分被用来增加所述数据存储部中针对不同的活动而保留的部分。15.根据权利要求13所述的方法，其中，所述数据存储部的不需要的部分被断电。16.根据权利要求12-15中任一项所述的方法，其中，所述活动序列或每一个活动序列包括多个活动的序列。17.一种用于处理数据的设备，所述设备包...

【专利技术属性】
技术研发人员：E·乌伊贡，
申请(专利权)人：科革诺沃有限公司，
类型：发明
国别省市：