数据处理设备和图像形成设备制造技术

本发明专利技术提供了一种数据处理设备，其包括运算单元、可读写易失性寄存器、可读写非易失性存储器、第一和第二写入单元以及写回单元。所述运算单元执行算术运算和逻辑运算。所述可读写易失性寄存器存储在由所述运算单元执行的运算中使用的数据。所述可读写非易失性存储器与所述易失性寄存器并行地存储数据。存储在非易失性存储器中的数据为存储在易失性寄存器中的数据。第一写入单元将数据写入易失性寄存器中。每当数据被写入易失性寄存器中时，第二写入单元与第一写入单元并行地将数据写入非易失性存储器中。当电源被接通时，写回单元将存储在非易失性存储器中的数据写回到易失性寄存器中。

【技术实现步骤摘要】

本专利技术涉及数据处理设备和图像形成设备。
技术介绍
在数据处理设备中，当输入电力(通电)时，硬件被初始化，随后，操作系统(OS)和应用程序(程序)被加载(写入)到主存储器中。在程序计数器(PC)中对存储有待执行程序的开始地址的主存储器上的地址进行设定。结果，数据处理设备成为可运行状态。JP-2005-010897-A披露了这样ー种计算机系统通过存储在非易失性存储器单元中的主存储器映像对系统进行启动。非易失性存储器单元构成主存储器装置的一部分。当对于主存储器映像的预定宽度的每个区域应用系统之后首次发生写入访问时，该区域的数据被复制到构成主存储器装置的另一部分的可读写主存储器单元以便在复制件上写入，随后对于完成复制的主存储器映像区域的访问被切换成对复制件的访问。 JP-2010-026674-A披露了这样ー种半导体集成电路该半导体集成电路使用不限制重写次数的非易失性存储器作为操作数据存储区域。半导体集成电路包括CPU，CPU针对多个数据执行预定运算，所述多个数据被存储在由堆栈指针指定的地址中并且存储在非易失性存储器中继指定地址之后的预定数量的多个地址中。CPU将预定运算的运算结果存储本文档来自技高网...

【技术保护点】
一种数据处理设备，包括：运算单元，其执行算术运算和逻辑运算；可读写的易失性寄存器，其存储在由所述运算单元执行的运算中使用的数据；可读写的非易失性存储器，其与所述易失性寄存器并行地存储所述数据，存储在所述非易失性存储器中的所述数据为存储在所述易失性寄存器中的所述数据；第一写入单元，其将所述数据写入所述易失性寄存器中；第二写入单元，每当所述数据被写入所述易失性寄存器中时，所述第二写入单元与所述第一写入单元并行地将所述数据写入所述非易失性存储器中；以及写回单元，当所述数据处理设备的电源被接通时，所述写回单元将存储在所述非易失性存储器中的所述数据写回到所述易失性寄存器中。

【技术特征摘要】
2011.06.21 JP 2011-1377651.ー种数据处理设备，包括 运算单元，其执行算术运算和逻辑运算； 可读写的易失性寄存器，其存储在由所述运算单元执行的运算中使用的数据； 可读写的非易失性存储器，其与所述易失性寄存器并行地存储所述数据，存储在所述非易失性存储器中的所述数据为存储在所述易失性寄存器中的所述数据； 第一写入単元，其将所述数据写入所述易失性寄存器中； 第二写入単元，每当所述数据被写入所述易失性寄存器中时，所述第二写入単元与所述第一写入单元并行地将所述数据写入所述非易失性存储器中；以及 写回単元，当所述数据处理设备的电源被接通时，所述写回単元将存储在所述非易失性存储器中的所述数据写回到所述易失性寄存器中。2.根据权利要求I所述的数据处理设备，还包括 数据传输总线，其处于所述非易失性存储器和所述易失性寄存器之间， 其中，所述写回単元通过所述数据传输总线将存储在所述非易失性存储器中的所述数据写回到所述易失性寄存器中。3.根据权利要求I或2所述的数据处理设备，其中 除了存储在由所述运算单元执行的所述运算中使用的所述数据之外，所述非易失性存储器还存储用于使所述数据处理设备复位的复位向量， 所述数据处理设备还包括指定単元，所述指定単元指定将所述数据和所述复位向量中的哪ー个写回到所述易失性寄存器中，并且 所述写回单元将由所述指定単元指定的所述数据和所述复位向量中的任一个写回到所述易失性寄存器中。4.根据权利要求I或2所述的数据处理设备，还包括 非易失性复位向量存储器，其存储用于使所述数据处理设备复位的复位向量； 指定単元，其...

【专利技术属性】
技术研发人员：菊田将克，刘浜辉，畠直志，笠原俊介，林辉威，山本博朗，川下昌和，山崎英树，板东义文，村田裕治，池田真步，酒卷匡正，
申请(专利权)人：富士施乐株式会社，
类型：发明
国别省市：