基于CML逻辑的相位检测器制造技术

本发明专利技术涉及集成电路技术领域，公开了一种基于CML逻辑的相位检测器，包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果。首先，本发明专利技术所采用的锁存器均为CML逻辑，处理差分信号，提高其高频下的抗干扰能力，其次，本发明专利技术通过拆分锁存器尾电流源，有效节约了电路在锁存状态时的功耗，从而有效降低了整个相位检测电路的功耗，基于以上两点，本发明专利技术实现了在保证相位误差满足系统抖动要求的前提下，降低了的功耗。

【技术实现步骤摘要】

本专利技术涉及集成电路
，特别是涉及一种基于CML逻辑的相位检测器。
技术介绍
相位检测器广泛应用于锁相电路及时钟恢复模块中，其相位检测精确度直接决定了电路的抖动性能。相比于静态CMOS电路，CML(电流模式逻辑)逻辑具有低信号摆幅的特征。随着数据传输速率的不断提高，当串行数据传输速率达到lOGbpslOGbps时，CML逻辑电路的高速性能愈发显著，使其逐渐取代CMOS逻辑并被广泛应用于串行高速数据传输。 文献[I]首次提出的MOS电流模式逻辑风格实施千兆赫MOS自适应管道技术。从那以后被广泛使用，以实现超高速缓冲区、锁存器、复用器与解复用器，分频器。比起静态CMOS电路，CML电路可以以较低的信号电压和更高的频率工作在较低的电源电压。但是，CML逻辑风格比起CMOS反相器有更多的静态功率损耗。因此在保证相位检测器的精确度满足要求的前提下降低电路功耗是十分必要的。以上提到的参考文献如下[I]M. Mizuno, M. Yamashina, K. Furuta, H. Igura, H. Abiko, K. Okabe, A. 0no, andH. Yamada, “A GHz MOS adaptive pipeline technique using MOS current-modelogic, ” IEEE J. Solid-State Circuits, vol. 31, pp. 784-791, June 1996.
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是如何在保证基于CML逻辑的相位检测器的相位误差满足系统抖动要求的前提下，降低基于CML逻辑的相位检测器的功耗。(二)技术方案为了解决上述技术问题，本专利技术提供一种基于CML逻辑的相位检测器，包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果。优选地，所述采样模块包括三条采样支路，第一条和第二条采样支路分别包括三个CML锁存器，第三条采样支路包括两个CML锁存器，三条采样支路末端的CML锁存器由同一个相位为零的时钟控制，所述比较模块包括两个CML异或门，第一条采样支路的采样数据输入到第一 CML异或门的第一输入端,第二条米样支路的米样数据分别输入到第一 CML异或门的第二输入端以及第二 CML异或门的第一输入端，第三条采样支路的采样数据输入到第二 CML异或门的第二输入端。优选地，每个CML锁存器包括两个尾电流源Il和12，六个晶体管丽1 MN6以及两个电阻Rl和R2，其中，电阻Rl的第一端分别与晶体管丽I的漏极、丽3的漏极以及MN4的栅极连接，R2的第一端分别与晶体管MN2的漏极、丽3的栅极以及MN4的漏极连接，且R1、R2的第一端输出一对差分信号，丽I、丽2的栅极输入一对差分信号，丽I、丽2的源极连接MN5的漏极，MN3、MN4的源极连接MN6的漏极，MN5、MN6的栅极分别由差分时钟信号CLKp和CLKn控制，CLKp和CLKn信号相位相反，MN5的源极连接Il的一端，MN6的源极连接12的一端。优选地，电阻Rl、R2的第二端均接同一外部电源，尾电流源II、12的另一端均接地。优选地，丽I、丽2的宽长比均小于或等于lu/150n，丽3、MN4的宽长比均大于或等于 2u/150n。优选地，电阻Rl、R2均为多晶硅电阻。(三)有益效果 上述技术方案具有如下优点首先，本专利技术所采用的锁存器均为CML逻辑，处理差分信号，提高其高频下的抗干扰能力，其次，本专利技术通过拆分锁存器尾电流源，有效节约了电路在锁存状态时的功耗，从而有效降低了整个相位检测电路的功耗，基于以上两点，本专利技术实现了在保证相位误差满足系统抖动要求的前提下，降低了的功耗。附图说明图I是B. Razavi提出的半速率相位检测器框图；图2是P. Heydari和R. Mohanavelu在[2]中提出的再生型CML锁存器原理图；图3是本专利技术所使用的再生型CML锁存器原理图；图4、图5是本专利技术所使用的再生型CML锁存器数据采样输出波形；图6、图7是不同情况下三条采样支路的采样输出波形和相位比较结果输出。具体实施例方式下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。本专利技术的基于CML逻辑的相位检测器中引入了再生型CML相位锁存器将现有的普通CML锁存器换成一种再生型CML锁存器，即给电路的跟随支路和锁存支路分别提供两个独立的尾电流源，使两部分可以分别得到优化，进而减少不必要的电路功耗。本专利技术的相位检测器框架是基于B. Razavi提出的一种半速率相位检测器结构，即采样时钟频率是工作频率的一半。整体电路包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果，整个电路也可以分为两部分一、CML锁存器构成的三条信号采样支路；二、两个异或门用于比较三条支路的采样结果。第一部分中的CML锁存器将使用再生型锁存器，用两个独立的尾电流源分别为输入跟随对管和交叉耦合对管提供电流。在跟随支路部分，输入跟随对管宽长比取lu/150n，使其高频下的寄生电容较小；另一方面，尾电流源偏置电流较大，提高输入对管的跨导值，以保证跟随支路的高频小信号增益。在锁存支路部分，由于对尾电流源的偏置电流要求不高，可以将耦合对管的宽长比取2u/150n，以获得足够的跨导值，从而保持小信号增益。通过以上改进，可降低锁存器在锁存状态时的功耗，考虑到锁存器是相位检测器的主要构成部分，因此将显著降低整个相位检测电路的功耗。本专利技术基于B. Razavi提出的半速率相位检测器结构，所采用的模块均为CML逻辑，处理差分信号，提高其高频下的抗干扰能力。该相位检测器主要包括8个CML锁存器和2个CML异或门。如图I所示，该专利技术CML相位检测器包括两个部分第一部分是8个再生型CML锁存器组成的三条数据采样通路；第二部分为2个CML异或门电路。第一部分中三条支路由一组正交差分时钟信号(0、90、180、270分别代表采样时钟相位)控制对输入的数据信号进行采样，得到三个采样结果分别为Dlri, Dn, Dn+1，每条支路末端的一个锁存器由相位为零的时钟控制，确保三条支路同步输出采样结果。值得注意的是，这里并没有使用触发器，而是采用至少两个锁存器级联，这样在确保电路功能正确的前提下减少了每条支路的延迟，进而减少了整个相位检测器的延迟。其中引进的再生型CML锁存器结构是在P. Heydari和R. Mohanavelu在[2](P. Heydari and R. Mohanaveluj “Design of Ultrahigh-speed and low power CMOSCML buffers and lacthes，，，IEEET. Very Large Scale Integration Systems, vol . 12, pp1081-1093，0ct2004)中提出的再生型锁存器(如图2所示)基础上改进的。本本文档来自技高网...

【技术保护点】
一种基于CML逻辑的相位检测器，其特征在于，包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果。

【技术特征摘要】
1.一种基于CML逻辑的相位检测器，其特征在于，包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果。2.如权利要求I所述的相位检测器，其特征在于，所述采样模块包括三条采样支路，第一条和第二条采样支路分别包括三个CML锁存器，第三条采样支路包括两个CML锁存器，三条采样支路末端的CML锁存器由同一个相位为零的时钟控制，所述比较模块包括两个CML异或门，第一条采样支路的采样数据输入到第一 CML异或门的第一输入端，第二条采样支路的采样数据分别输入到第一 CML异或门的第二输入端以及第二 CML异或门的第一输入端，第三条采样支路的采样数据输入到第二 CML异或门的第二输入端。3.如权利要求2所述的相位检测器，其特征在于，每个CML锁存器包括两个尾电流源Il和12，六个晶体管丽MN6以...

【专利技术属性】
技术研发人员：王源，杨海玲，张雪琳，贾嵩，杜刚，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：