基于CML逻辑的相位检测器制造技术

本发明专利技术涉及集成电路技术领域，公开了一种基于CML逻辑的相位检测器，包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果。首先，本发明专利技术所采用的锁存器均为CML逻辑，处理差分信号，提高其高频下的抗干扰能力，其次，本发明专利技术通过拆分锁存器尾电流源，有效节约了电路在锁存状态时的功耗，从而有效降低了整个相位检测电路的功耗，基于以上两点，本发明专利技术实现了在保证相位误差满足系统抖动要求的前提下，降低了的功耗。

【技术实现步骤摘要】

本专利技术涉及集成电路
，特别是涉及一种基于CML逻辑的相位检测器。
技术介绍
相位检测器广泛应用于锁相电路及时钟恢复模块中，其相位检测精确度直接决定了电路的抖动性能。相比于静态CMOS电路，CML(电流模式逻辑)逻辑具有低信号摆幅的特征。随着数据传输速率的不断提高，当串行数据传输速率达到lOGbpslOGbps时，CML逻辑电路的高速性能愈发显著，使其逐渐取代CMOS逻辑并被广泛应用于串行高速数据传输。 文献[I]首次提出的MOS电流模式逻辑风格实施千兆赫MOS自适应管道技术。从那以后被广泛使用，以实现超高速缓冲区、锁存器、复用器与解复用器，分频器。比起静态CMOS电路，CML电路可以以较低的信号电压和更高的频率工作在较低的电源电压。但是，CML逻辑风格比起CMOS反相器有更多的静态功率损耗。因此在保证相位检测器的精确度满足要求的前提下降低电路功耗是十分必要的。以上提到的参考文献如下[I]M. Mizuno, M. Yamashina, K. Furuta, H. Igura, H. Abiko, K. Okabe, A. 0no, andH. Yamada, “A GHz本文档来自技高网...

【技术保护点】
一种基于CML逻辑的相位检测器，其特征在于，包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果。

【技术特征摘要】
1.一种基于CML逻辑的相位检测器，其特征在于，包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果。2.如权利要求I所述的相位检测器，其特征在于，所述采样模块包括三条采样支路，第一条和第二条采样支路分别包括三个CML锁存器，第三条采样支路包括两个CML锁存器，三条采样支路末端的CML锁存器由同一个相位为零的时钟控制，所述比较模块包括两个CML异或门，第一条采样支路的采样数据输入到第一 CML异或门的第一输入端，第二条采样支路的采样数据分别输入到第一 CML异或门的第二输入端以及第二 CML异或门的第一输入端，第三条采样支路的采样数据输入到第二 CML异或门的第二输入端。3.如权利要求2所述的相位检测器，其特征在于，每个CML锁存器包括两个尾电流源Il和12，六个晶体管丽MN6以...

【专利技术属性】
技术研发人员：王源，杨海玲，张雪琳，贾嵩，杜刚，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：