【技术实现步骤摘要】
本专利技术大体上涉及电子元件，且更具体来说，涉及数字锁相环。
技术介绍
锁相环(PLL)为许多电子电路的整体部分且在通信电路中尤其重要。举例来说， 数字电路使用时钟信号来触发同步电路(例如，触发器)。发射器和接收器将本地振荡器(LO)信号分别用于上变频转换和下变频转换。用于无线通信系统的无线装置(例如，蜂窝式电话)通常将时钟信号用于数字电路且将LO信号用于发射器和接收器。用振荡器来产生时钟信号和LO信号，且通常用PLL来控制时钟信号和LO信号的频率。PLL通常包括用以调整来自振荡器的振荡器信号的频率和/或相位的各种电路块。这些电路块可能会消耗相对大量的功率，此对于例如蜂窝式电话的便携式装置来说可能为不合意的。因此，此项技术中需要在不牺牲性能的情况下减少PLL的功率消耗的技术。
技术实现思路
本文中描述具有良好性能和较低功率消耗的数字PLL (DPLL)。DPLL为具有以数字方式实施的电路块而非具有模拟电路的PLL。数字实施可提供一些优点，例如较低的成本、较小的电路面积等。在一个方面中，DPLL可基于输入和输出相位的分数部分来操作。DPLL可累加可包括调制信号的至少一...
【技术保护点】
一种设备，其包含：振荡器，其经配置以产生振荡器信号；以及数字锁相环(DPLL)，其经配置以接收来自所述振荡器的所述振荡器信号和参考信号且产生用于所述振荡器的控制信号，所述DPLL包含经配置以通过记录所述振荡器信号的周期的数目来确定粗略输出相位的合成累加器，所述合成累加器是基于具有比所述振荡器信号的频率低的频率的所述参考信号而被更新。
【技术特征摘要】
1.一种设备，其包含 振荡器，其经配置以产生振荡器信号；以及 数字锁相环(DPLL)，其经配置以接收来自所述振荡器的所述振荡器信号和参考信号且产生用于所述振荡器的控制信号，所述DPLL包含经配置以通过记录所述振荡器信号的周期的数目来确定粗略输出相位的合成累加器，所述合成累加器是基于具有比所述振荡器信号的频率低的频率的所述参考信号而被更新。2.根据权利要求I所述的设备，其中所述合成累加器在每一更新时间间隔中由第一整数值或第二整数值进行更新，所述第一和第二整数值是由所述振荡器信号的所述频率和所述参考信号的所述频率确定的连续整数值。3.根据权利要求2所述的设备，其中所述DPLL进一步包含评估单元，所述评估单元经配置以在每一更新时间间隔中评估所述第一和第二整数值的两个假设，且基于对所述两个假设的所述评估的结果来提供对在每一更新时间间隔中由所述第一或第二整数值更新所述合成累加器的指示。4.根据权利要求3所述的设备，其中所述DPLL进一步包含时间/数字转换器(TDC)，所述TDC经配置以基于所述振荡器信号与所述参考信号之间的相位差来确定精细输出相位，且其中所述评估单元经配置以基于所述第一和第二整数值、所述粗略输出相位、所述精细输出相位和输入相位来评估所述两个假设。5.根据权利要求4所述的设备，其中所述评估单元经配置以基于所述第一整数值、所述粗略输出相位和所述精细输出相位来确定第一假设的输出相位，基于所述第二整数值、所述粗略输出相位和所述精细输出相位来确定第二假设的输出相位，且提供对在所述第一假设的输出相位比所述第二假设的输出相位更接近于所述...
【专利技术属性】
技术研发人员：加里·约翰·巴兰坦，孙博，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：
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