数字相位分析器和合成器制造技术

一种数字相位合成器包括一个连续相位数据信号源。一个内插器响应每个连续相位数据信号产生连续边沿配置数据信号。一个相位调制器产生具有放置在由连续边沿放置数据信号确定的时间的边沿的输出时钟信号。类似地，一个数字相位分析器包括一个具有边沿的串行二进制输入信号源。一个相位解调器产生表示串行二进制输入信号的每个边沿位置的连续数据信号。一个抽取器在低于串行二进制输入信号边沿的比率产生相位数据信号。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种数字控制时钟信号合成器和串行二进制信号分析器。
技术介绍
数字控制时钟信号合成器是众所周知的。被称为任意波形发生器的系统包括一组表示在当前时间的输出时钟信号值的数字控制信号源。系统时钟控制提供数字控制信号的比率，系统时钟通常具有比合成时钟信号高的频率。这些数字控制信号被提供给数模转换器(DAC)。DAC输出的模拟信号被低通滤波并进行阈值检测。阈值检测器输出的信号就是合成的时钟信号。对于系统时钟周期，当合成的时钟信号高时，数字信号具有最大值，而对于系统时钟周期，当合成的时钟信号低时，数字信号具有最小值。对于发生上升沿和下降沿的系统时钟周期，数字信号具有中间值。DAC产生一个与数字信号值相对应的电平的模拟信号。例如，在上升沿，时钟信号从前一个系统时钟周期的最小值过度到下一个系统时钟周期的最大值。在上升沿的系统时钟周期，靠近最小值的中间值的数字控制信号使低通滤波模拟信号缓慢地相对上升，从而使信号通过阀值电平相对较晚。接着，在该系统时钟周期内上升沿的发生相对较晚。相反，靠近最大值的中间值的数字控制信号使低通滤波模拟信号快速地相对上升，从而使信号通过阀值电平相对较早。在这种情况下，在该系统时钟周期内上升沿的发生相对较早。下降沿的情况类似。以这种方式，使用位于系统时钟周期内的部分位置的上升和下降沿合成数字时钟信号。这样的系统可以产生一个具有由相对较高分解准确定位的边沿的合成时钟信号。然而，这样的系统需要基本高于合成时钟信号的系统时钟频率。由于合成时钟需要一个相对较高的频率，则这样的系统需要一个极高频率的系统时钟信号，和一个对应的高速数字控制信号源，DAC，低通滤波器，以及阈值检测器。这样的高频分量成本较高，甚至技术上是不可能的。已经开发了提供具有由相对较高分解准确定位的边沿的合成时钟信号，但不需要较高分量的其他技术。例如，1995年2月28日授权给Black等人，标题为用于具有可编程周期的信号的合成的装置和方法，美国专利5,394,106公开了这样的一个系统。该专利公开的系统包括一组数字控制信号源，由系统时钟计时的计数器，幅值比较器，和一个可变延迟电路。数字控制信号表示从最后产生的边沿到下一个要求的边沿的时间。每个数字控制信号的一部分表示从在前边沿到所要求的合成时钟信号的下一个边沿的时间位置的整数个系统时钟周期。每个数字控制信号的第二部分表示从在前边沿到所要求的下一个边沿的时间位置的系统时钟周期的小数部分。数字控制信号通过一个累加器连接到幅值比较器的一个输入端并且将来自计数器的值提供给幅值比较器的第二个输入端。计数器计数系统时钟周期，并且当已经计数所要求的时钟周期数目时(即，已达到所要求的计数)，幅值比较器产生一个逻辑‘1’信号以指示一个匹配。接着，数字控制信号的小数部分以可变延迟电路为条件以延迟用于系统时钟周期的所要求部分的来自幅值比较器的逻辑‘1’输出信号。来自可变延迟电路的延迟输出信号在合成时钟信号产生一个边沿。在不需要系统时钟信号的频率基本高于合成时钟信号的频率的情况下，5,394,106的系统在系统时钟周期的小数分解部分将边沿放置到合成时钟信号。作为替换，系统时钟信号的频率仅需是与合成时钟信号中所要求的最高频率相同的量级。然而，在5,394,106这样的系统，需要一个来自数字控制信号源的新数字控制信号以响应来自幅值比较器的‘匹配’信号，即，当已产生对应于最后数字控制信号的边沿时。因为可以使用这样的系统，并将其用于产生一个相位调制合成时钟信号(就抖动响应测量而言)，在改变时间周期时需要新的数字控制值。换言之，与系统时钟异步地接收输入数字控制值。然而，本领域技术人员应该认识到，同步数字系统较容易设计，实现，以及集成到其他的数字系统。5,394,106系统的异步使得将这样的系统集成到一个数字系统较为困难。第二，异步系统使得准确滤波不易设计和实现。这样，在不需要具有基本高于合成时钟信号的频率的频率的系统时钟的情况下，需要一种时钟信号合成器，该合成器允许准确和高分解的边沿配置，以及该合成器以同步方式操作(即，接收的数字控制信号与系统时钟同步)。时钟信号分析器也是众所周知。这样的分析器产生表示输入时钟信号相位的数据。以与上面描述的时钟信号发生器对应的方式，一个时钟信号分析器包括一个在输入时钟信号的一个边沿启动，在下一个边沿停止的计数器。该计数器由系统时钟计时，并且在计数周期结束时的计数给出两个边沿之间的时间表示。上面的方法具有系统时钟周期的分解。一种用于实现较好分解的方法包括两个斜波发生器，与系统时钟相比这两个斜波发生器能够实现较好的分解。脉冲用于表示所分析的时钟信号内的边沿位置。一个启动脉冲触发一个斜波发生器，该斜波发生器在一个系统时钟周期期间从最小电压跨越最大电压。该斜波发生器继续直到下一个时钟周期开始为止。在下一个时钟周期开始时的斜波信号值转换为数字信号，并且是从开始脉冲到下一个时钟周期开始的时钟周期的小数部分的表示较小值表示出现的启动脉冲接近该时钟周期的结束而较大值表示出现的启动脉冲仅跟在系统时钟周期之后。启动脉冲还启动一个开始计数系统时钟周期的计数器。停止脉冲使计数器停止并触发第二斜波发生器。第二斜波发生器以与第一斜波发生器类似的方式操作并产生一个指示从停止脉冲到下一个时钟周期开始的时钟周期的小数部分的数字值。第二斜波发生器的值还转换为一个数字值。这样，启动脉冲和停止脉冲之间的持续时间可确定为，计数器内的系统时钟周期数目，加上启动脉冲和由第一斜波发生器的数字值表示的第一完整系统时钟周期之间的时钟周期的小数部分，减去停止脉冲和由第二波发生器的数字值表示的下一个完整系统时钟周期之间的时钟周期的小数部分。规定合成时钟信号的每个边沿不总是必须的，分析输入时钟信号的每个边沿的时间也不总是必须的。在某些情况下，在低于合成或分析的数据信号内的边沿比率的较低比率，提供边沿数据，以及接收边沿定时数据就已足够。
技术实现思路
根据本专利技术的原则，一个数字相位合成器包括一个连续相位数据信号源。一个内插器响应连续相位数据信号中的每一个产生连续边沿配置数据信号。相位调制器产生一个输出时钟信号，该信号具有常常由连续边沿配置数据信号确定配置的边沿。类似地，一个数字相位分析器包括一组具有边沿的串行二进制输入信号源。一个相位解调器产生表示串行二进制输入信号的每个边沿位置的连续数据信号。一个抽取器在低于产生串行二进制输入信号的边沿的较低比率产生相位数据信号。在不需要系统时钟具有基本高于合成时钟信号的频率的频率的情况下，根据本专利技术的时钟信号合成器允许准确和较高的分解边缘配置，并且该合成器以同步方式操作。附图说明附图中图1是一个用于串行二进制信号的相位测量/发生器系统的方框图；图2是可用于图1所示系统的时钟信号合成器的方框图；图3是图2所示的时钟信号合成器的详细方框图；图4是用于理解根据本专利技术的相位测量/发生器系统的操作的波形图；图5是可用于图3的时钟信号合成器的内插器的详细方框图；图6和7波形图，图9和8是表，都用于理解图2和3所示的时钟信号合成器的相位调制器的操作；图10是可用于图1所示系统的串行二进制输入信号分析器的方框图；图11是图10所示的串行二进制输入信号分析器的详细方框图；图12是图11所示的延迟和寄存器本文档来自技高网...

【技术保护点】
一种时钟输出信号合成器，包括：系统时钟信号源；相位数据信号源；一个内插器，连接到相位数据信号源，用于与系统时钟信号同步地接收相位数据信号，并响应每个接收的相位数据信号产生连续边沿配置数据信号；和一个相位调制器 ，连接到内插器，用于产生具有放置在由连续边沿配置数据信号确定的时间的边沿的时钟输出信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：DH沃拉维尔，DG克尼里姆，
申请(专利权)人：特克特朗尼克公司，
类型：发明
国别省市：US[美国]