一种半导体结构包括嵌设在基板中的背侧虚设插塞。背侧虚设插塞可为导电结构以提高半导体结构的垂直导热性并使基板的贯通基板通路（TSV）中的信号不电耦合。背侧虚设插塞可包括空腔以允许基板中其他部件的体积变化，由此在半导体芯片的热循环和运行期间减小了基板中的机械应力。包括空腔的背侧虚设插塞可由绝缘材料或导电材料形成。本发明专利技术的结构可用于形成具有垂直芯片集成的三维结构，其中晶片间的导热性被提高了，通过TSV的信号间的串扰被减小了，并且/或者对TSV的机械应力被减小了。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及基板中包括背侧虚设插塞的半导体结构及其制造方法。
技术介绍
3D集成或芯片堆叠，是指组装两个或更多个半导体芯片以使设置成彼此物理接近的半导体芯片还彼此电连接的ー种方法。典型地，3D集成垂直进行，即ー个芯片放置在另ー个芯片的上面或下面。当两个芯片垂直接合在一起时，下芯片的顶表面上的一组导电接触结构与上芯片的底表面上的另ー组导电接触结构对齐。导电结构可形成在金属互连结构的侧部，或者它们可形成在形成有半导体器件的基板的侧部。3D集成可在成对的基板、基板与ー组芯片之间，或者在多对芯片之间进行。3D集 成提供了堆叠芯片之间的垂直信号通道，提供了宽的带宽来在堆叠芯片之间传输和接收电信号。垂直信号通道由贯通基板通路(TSV, through-substrate via)实现,该贯通基板通路为至少从基板中的半导体器件层的最上表面延伸到基板的背侧表面的通路。3D集成有效地減少了信号通道的长度，并允许在位于堆叠半导体芯片的各部分中的各种装置部件之间更快地传输电信号。TSV的次生效应给3D集成的好处带来了限制。这种限制例如由堆叠结构的整个运行寿命期间晶片间的导热性、TSV中信号间的串扰和TSV的结构可靠性引起。解决这些挑战而又不牺牲系统中的半导体芯片的性能是很困难的。例如，为提高晶片间的导热性以使功耗芯片(例如处理器芯片)足够冷却，这就需要有大量均匀分布的TSV。但是，大量TSV的形成需要采用大的芯片面积以用于TSV，因此减少了可用于有源区域的芯片面积，有源区域即其中可设置半导体器件的区域。増加TSV的数量具有减小有源区域或増加总芯片尺寸的效果，并在许多情况下可能不是ー个可行的解决方案。对尽量減少信号串扰的问题来说，所希望的是提供侧向环绕TSV的屏蔽结构以使通过TSV的电信号间的信号偶合最小化。但是，这种屏蔽结构的形成需要很大的有源区域，使得这种选择实际上难以实现。对尽量提高堆叠芯片结构的热可靠性的问题来说，半导体芯片中的半导体材料的热膨胀系数(CTE)与构成TSV的嵌设导电材料的CTE之间的失配将在随后的任意高温处理步骤的温度循环期间以及在堆叠芯片结构的高温操作期间产生机械应力，其中上述高温处理步骤包括热压接合步骤。TSV中应カ的累积可导致堆叠芯片结构的破裂，造成结构可靠性的问题，例如，某些TSV的移动以及随后TSV在半导体芯片内的垂直运动。
技术实现思路
本专利技术提供半导体结构，其包括嵌设在基板中的背侧虚设插塞。背侧虚设插塞可为导电结构，以提高半导体结构的垂直导热性并且使基板的贯通基板通路(TSV)中的信号不电耦合。背侧虚设插塞可包括空腔以允许基板中的其他部件的体积变化，由此在半导体芯片的热循环和操作期间减小基板中的机械应力。包括空腔的背侧虚设插塞可由绝缘材料或导电材料形成。空腔可形成在直的沟槽中，或者可形成在形成为瓶状的沟槽中，该瓶状的沟槽具有比沟槽开ロ大的横向尺寸。本专利技术的结构可用于形成具有垂直芯片集成的三维结构，其中晶片间的导热性被提高了，通过TSV的信号间的串扰被减小了，并且/或者对TSV的机械应カ被减小了。三维互连结构中的背侧虚设插塞可改善导热性、TSV的信号完整性和/或TSV的可靠性，而不需要任何附加的有源区域。根据本专利技术的ー个方面，提供半导体结构，该半导体结构包括基板，包括半导体层和互连介电层；贯通基板通路(TSV)结构，嵌设在基板中；以及至少ー个背侧虚设插塞，嵌设在基板中。至少ー个半导体器件设置在半导体层和互连介电层之间的界面处。TSV结构包括导电材料且至少从上述界面延伸到基板的背侧表面。至少ー个背侧虚设插塞从背侧表面延伸进入到基板中并达到一深度。该深度小于背侧表面和上述界面之间的垂直距离。根据本专利技术的另ー个方面，提供形成半导体结构的方法，其包括在基板的前侧表面上形成至少ー个半导体器件；在基板中形成贯通基板通路(TSV)结构，该TSV结构包括导电材料且至少从前侧表面延伸到背侧表面；以及在基板中形成至少ー个背侧虚设插塞，该至少ー个背侧虚设插塞从背侧表面延伸进入到基板中并达到一深度，其中该深度小于前侧 表面和背侧表面之间的垂直距离。附图说明图1-9是依次在根据本专利技术第一实施例的制造エ艺的不同阶段上第一示范性半导体结构的垂直截面图。图10是根据本专利技术第一实施例的第一示范性半导体结构的变型的垂直截面图。图11-13是依次在根据本专利技术第二实施例的制造エ艺的不同阶段上第二示范性半导体结构的垂直截面图。图14是根据本专利技术第二实施例的第二示范性半导体结构的变型的垂直截面图。图15是根据本专利技术第三实施例的第三示范性半导体结构的垂直截面图。图16是根据本专利技术第三实施例的第三示范性半导体结构的变型的垂直截面图。图17-22是依次在根据本专利技术第四实施例的制造エ艺的不同阶段上第四示范性半导体结构的垂直截面图。图23是根据本专利技术第四实施例的第四示范性半导体结构的变型的垂直截面图。图24是根据本专利技术第五实施例的第五示范性半导体结构的垂直截面图。图25是根据本专利技术第五实施例的第五示范性半导体结构的变型的垂直截面图。具体实施例方式如上所述，本专利技术涉及在基板中包括背侧虚设插塞的半导体结构及其制造方法，现在将參考附图进行详细的描述。在所有附图中，相同的參考标号或字母用于表示类似或等同的元件。附图没必要按比例绘制。如这里所用的，“半导体芯片”是一种结构，其包括可形成在包括半导体材料的基板上的集成电路、诸如电容器、电阻器、电感器或ニ极管的无源部件或者微型机电结构(MEMS)中的至少ー种或它们的组合。如这里所用的，如果ー个元件和另ー个元件之间存在导电通道，则所述元件“电连接”到所述另ー个元件。如这里所用的，如果ー个元件和另ー个元件之间没有导电通道，则所述元件与所述另ー个元件“电绝缘”。參见图1，根据本专利技术第一实施例的第一示范性半导体结构包括第一基板2。第一基板2可包括绝缘体上半导体(SOI)基板、块半导体基板或包括至少ー个SOI部分和至少ー个块部分的混合基板。如果第一基板2包括SOI基板，则该SOI基板从底部到顶部可包含第一操作基板10、第一埋设绝缘层20和第一顶部半导体层30。第一操作基板10可包括半导体材料、介电材料、导电材料或它们的组合。典型地，第一操作基板20包括半导体材料。处理基板10的厚度可为100微米至1，000微米，尽管可采用更小或更大的厚度。第一埋设绝缘层20包括诸如氧化硅、氮化硅和/或氮氧化硅的介电材料。第一顶部半导体层30由半导体材料形成，该半导体材料可选自但不限于硅、锗、硅-锗合金、硅碳合金、硅-锗-碳合金、神化镓、神化铟、磷化铟、III-V族化合物半导体材料、II-VI族化合物半导体材料、有机半导体材料和其他化合物半导体材料。半导体材料可为多晶的或单晶的，并且优选为单晶的。例如，半导体材料可包括单晶硅。第一顶部半导体层30的厚度可为50纳米至10微米，尽管也可采用更小和更大的厚度。至少ー个第一半导体器件32形成在包括半导体材料的第一顶部半导体层30的顶部表面上。至少ー个第一半导体器件32例如可为场效晶体管、双极晶体管、半导体闸流管、变容ニ极管、ニ极管、电熔丝或本领域已知的任何其他类型的半导体器件。第一基板2的上侧这里称为前侧，并且第一基板2的下侧这里称为第一基板2的背侧。第一互连介电层40可在第一顶部本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：SJ科伊斯特，刘菲，
申请(专利权)人：国际商业机器公司，
类型：
国别省市：
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