计算机系统技术方案

计算机系统（100）具备：主存储装置（101）；处理执行部（111），依次执行在多个虚拟处理器上执行的处理；1次高速缓冲存储器（113），在多个虚拟处理器间共享；2次高速缓冲存储器（107），具有按照虚拟处理器的处理器数分割的多个存储区域，各存储区域与各虚拟处理器建立对应，各存储区域存储与该存储区域建立了对应的虚拟处理器所利用的数据；上下文存储器（103），存储每个虚拟处理器的上下文；虚拟处理器控制部（104），进行虚拟处理器的上下文的保存及恢复；1次高速缓冲控制部（112）；以及2次高速缓冲控制部（106）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及如下的计算机系统在能够分时执行至少2个以上虚拟处理器的虚拟多处理器中，能够有效地对多层级高速缓冲存储器进行高速缓冲访问。
技术介绍
在计算机系统中，各种各样的功能逐年增加，系统变得复杂化。对此，有基于软件的POSix软件线程(thread)(例如参照非专利文献1、2)等多软件线程编程等，但是软件线程间的性能干扰较大，系统设计比较困难。最近，为了容易进行多种功能相独立的性能设计，推进了多内核、硬件多线程(例如参照非专利文献3)或者虚拟多处理器(例如参照专利文献I)的技术。 进而，为了使每个处理器内核、线程或虚拟处理器的性能设计更加容易，对于影响处理性能的高速缓冲存储器，例如在专利文献2中提出了如下的机构将处理器所共有的芯片上高速缓冲存储器的多个路(way)分配给每个处理器的组，并进行管理。另外，软件线程中的线程切换粒度，由于切换的软件处理而产生开销(overhead)，所以通常以大约数百微秒 数秒的较大间隔进行。在多内核、硬件多线程中，能够同时执行多个程序。虚拟多处理器通常以低于数百微秒的粒度进行处理器切换。在先技术文献专利文献专利文献I :专利第3 813930号公报专利文献2 :专利第3620473号公报非专利文献非专利文献I :Bradford Nichols, Dick Buttlar, Jacqueline ProulxFarrell 著“Pthreads programing”。，Reilly Japan, 1998 年 5 月 I 日非专利文献2 =David R. Butenhof 著 “Posix 线程编程” ASCII，1998 年 11 月非专利文献3 :“Intel (R) hyper threading technology”，，,因特网 <URL:http://www. intel. co. jp/jp/t echnology/platform-technology/hyper-threading/index. htm>专利技术的概要专利技术所要解决的课题近年来，对了应对多种多样的功能增加，要求兼顾基于高速化的性能提高以及每个功能的独立性能设计的易化。在面向嵌入设备的处理器内核中，也推进了超过IGHz的高速化。但是，距离处理器内核近的存储器(上级层级的存储器)的动作速度逐渐成为进行处理器的高速化方面的障碍。如专利文献2所示的对处理器进行分割的技术，在距离处理器内核近的I次高速缓冲存储器中，路数增加或分割控制电路的复杂化成为向高速化的阻碍。此外，随着处理器内核、硬件多线程、虚拟处理器的增加，分割的路数、高速缓冲线数等成正比地增加，需要大容量的I次高速缓冲存储器。而且，大容量的高速缓冲存储器的搭载成为向高速化的阻碍。
技术实现思路
本专利技术是为了解决上 述课题而做出的，其目的在于，提供一种计算机系统，实现基于高速化的性能提高以及每个功能的独立性能设计的易化，并且不需要搭载大容量的高速缓冲存储器。解决课题所采用的手段为了达成上述目的，本专利技术的一个方面的计算机系统具备主存储装置，保持数据；第I处理执行部，设置在具有虚拟多处理器机构的第I处理器内，依次执行在多个虚拟处理器上执行的处理；第I共享高速缓冲存储器，在所述多个虚拟处理器间共享，存储所述多个虚拟处理器所利用的数据；分割高速缓冲存储器，具有按照虚拟处理器的处理器数分割的多个存储区域，各所述存储区域与各所述虚拟处理器建立对应，各所述存储区域存储与该存储区域建立了对应的虚拟处理器所利用的数据，该分割高速缓冲存储器是存储层级比所述第I共享高速缓冲存储器更下级的高速缓冲存储器；第I上下文存储器，按每个虚拟处理器存储与该虚拟处理器对应的上下文；虚拟处理器控制部，按照在所述第I处理执行部中执行处理的虚拟处理器的切换请求，将在所述第I处理执行部中正执行处理的虚拟处理器的上下文保存到所述第I上下文存储器中，并将存储在所述第I上下文存储器中的、接下来要在所述第I处理执行部中执行的虚拟处理器的上下文设定到所述第I处理执行部中；第I共享高速缓冲控制部，在所述第I共享高速缓冲存储器发生了高速缓冲缺失的情况下进行控制，该控制用于从所述分割高速缓冲存储器读入发生了高速缓冲缺失的数据，并将读入的数据写入所述第I共享高速缓冲存储器；以及分割高速缓冲控制部，在所述分割高速缓冲存储器发生了高速缓冲缺失的情况下进行控制，该控制用于从所述主存储装置读入发生了高速缓冲缺失的数据，并将读入的数据写入与在所述第I处理执行部中正执行处理的虚拟处理器建立了对应的存储区域。根据该构成，在第I处理执行部中正执行处理的虚拟处理器所请求的数据未存储在第I共享高速缓冲存储器中的情况下，从分割高速缓冲存储器读入数据。向分割高速缓冲存储器的数据访问能够比向主存储装置的数据访问更高速地进行。因此，能够降低虚拟处理器的切换时的切换损失。因此，使每个虚拟处理器的性能设计容易，并且通过使距离第I处理器近的第I共享高速缓冲存储器的电路简化，第I处理器的高速化变得容易。此外，通过共享距离第I处理器近的第I共享高速缓冲存储器，对第I共享高速缓冲存储器而言，使用小容量的高速缓冲存储器即可，优化了芯片成本。因此，能够提供一种计算机系统，实现基于高速化的性能提高及每个功能的独立性能设计的易化，并且不需要搭载大容量的高速缓冲存储器。此外，上述计算机系统也可以是，还具备第2处理执行部，设置在与所述第I处理器不同且具有虚拟多处理器机构的第2处理器内，依次执行在所述多个虚拟处理器上执行的处理；第2共享高速缓冲存储器，在所述第2处理执行部中执行处理的所述多个虚拟处理器间共享，存储所述多个虚拟处理器所利用的数据，该第2共享高速缓冲存储器是存储层级比所述分割高速缓冲存储器更上级的高速缓冲存储器 ’第2共享高速缓冲控制部，在所述第2共享高速缓冲存储器发生了高速缓冲缺失的情况下进行控制，该控制用于从所述分割高速缓冲存储器读入发生了高速缓冲缺失的数据，并将读入的数据写入所述第2共享高速缓冲存储器；以及整合性维持部，进行用于维持存储在所述第I共享高速缓冲存储器中的数据和存储在所述第2共享高速缓冲存储器中的数据的整合性的处理；所述虚拟处理器控制部还按照在所述第2处理执行部中执行处理的虚拟处理器的切换请求，将在所述第2处理执行部中正执行处理的虚拟处理器的上下文保存到所述第I上下文存储器中，并将存储在所述第I上下文存储器中的、接下来要在所述第2处理执行部中执行的虚拟处理器的上下文设定到所述第2处理执行部中，所述分割高速缓冲控制部在所述分割高速缓冲存储器发生了高速缓冲缺失的情况下进行控制，该控制用于从所述主存储装置读入发生了高速缓冲缺失的数据，并将读入的数据写入与在所述第I处理执行部或所述第2处理执行部中正执行处理的虚拟处理器建立了对应的存储区域。根据该构成，在具备多个虚拟多处理器的计算机系统中，也能够使每个虚拟处理 器的性能设计容易，并且通过使分别距离第I处理器及第2处理器近的第I共享高速缓冲存储器及第2共享高速缓冲存储器的电路简化，能够容易进行第I处理器及第2处理器的高速化。此外，也可以是，所述第I处理器具有多个硬件线程及多线程化(threading)机构，所述第I处理执行部通过硬件实现线程的执行，所述计算机系统还本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：森田晃之，古贺义宏，中岛广二，
申请(专利权)人：松下电器产业株式会社，
类型：
国别省市：