CPU（S＃1）～CPU（L＃2）通过取得部（304）取得各个CPU访问共享存储器（203）的访问速度的实测值。接下来，CPU（S＃1）～CPU（L＃2）通过响应性能计算部（305），根据访问速度的实测值与CPU的访问速度的理论值，按各个CPU来计算CPU的响应性能。CPU（L＃3）通过访问比率计算部（310），按照某个CPU的访问权的比率大于比某个CPU的响应性能高的CPU的访问权的比率的方式来计算多个CPU访问共享存储器（203）的访问权的比率。CPU（L＃3）通过通知部（311）向仲裁电路（204）通知计算出的访问权的比率。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及控制仲裁电路的多核处理器系统、仲裁电路控制方法以及仲裁电路控制程序。
技术介绍
目前，已经公开一种在计算机系统中安装多个CPU (Central Processing Unit)的多核处理器系统的技术。在多核处理器系统中，利用OS (Operating System)的功能,将多个软件分配给多个CPU，从而能够进行并行处理。作为多核处理器系统中的资源控制方法，公开了一种使用特定处理的历史负荷特性的统计信息来动态地增减CPU的计算能力，从而降低计算密度低的内容的功率消耗(例如，参照下述专利文献I。)的技术。另外，还公开了一种在安装硬件性能计数器来动态地解析负荷量，在未满足预先设定的性能的情况下，增强所需的硬件资源这样的技术(例如参照下述专利文献2。)。另外,在多核处理器系统中，由于多个内核同时访问共享存储器，会产生访问竞争进而导致性能降低。公开下述技术，即在产生了存储器的访问竞争时，对访问存储器频度少的CPU赋予低速时钟，从而使访问存储器频度多的CPU的吞吐量(Throughput)提高这样的技术(例如，下述专利文献3 &参照。)。专利文献I :日本特表2009-501482号公报专利文献2 :日本特表2009-521056号公报专利文献3 :日本特开平11-110363号公报
技术实现思路
然而，在上述现有技术中存在下述问题专利文献I所涉及的技术中利用者进行任意操作那样的设备不能取得统计值。例如，在由利用者在任意时刻启动多个应用程序的系统中，应用程序的组合变得庞大，统计信息的保存变得不现实。另外，在专利文献2所涉及的技术中，在产生了存储器的访问竞争的情况下，通过提供延迟的CPU时钟、或者提供存储器的时钟来应对。使用前述的应对方法，不仅消耗功率增大，还存在仅通过提供时钟无法解决存储器访问竞争的性能问题这一问题。另外，在大规模的SoC (System on a Chip :嵌入式系统)的情况下,存在难以判断将性能计数器配置在哪里这一问题。另一方面，若在各CPU、总线等能够想到的位置都配置性能计数器，则存在系统规模增大这一问题。另外，在专利文献3所涉及的技术中，由于使访问存储器频度少的CPU低速化，从而存在连在高速缓冲存储器上的空间动作的、无需低速化的应用程序也受影响的问题。另外，在作为非对称型的多核处理器系统的、异构多核中，存在由于非对称型的特性，各CPU的负荷变得不均衡，从而导致CPU资源的活用中产生不必要的浪费这一问题。本专利技术的目的在于提供一种为了消除上述以往技术的问题点，以使各CPU的负荷均衡地分散的方式进行改正，并能够有效地活用CPU资源的多核处理器系统、仲裁电路控制方法以及仲裁电路控制程序。为了解决上述课题而达成目的，公开的多核处理器系统是具备多个内核、被内核访问的共享存储器以及仲裁多个内核访问共享存储器的访问权的竞争的仲裁电路的多核处理器系统，其特征在于，取得各个内核访问共享存储器的访问速度的实测值，根据取得的访问速度的实测值与内核的访问速度的理论值，按各个内核计算内核的响应性能，基于计算出的各个内核的响应性能，按照使内核的访问权的比率大于比内核的响应性能高的内核的访问权的比率的方式，来计算多个内核访问共享存储器的访问权的比率，将计算出的多个内核访问共享存储器的访问权的比率通知给仲裁电路。 根据本多核处理器系统、仲裁电路控制方法以及仲裁电路控制程序，以使各CPU的负荷均衡分散的方式进行改正，起到能够有效活用CPU资源这一效果。附图说明图I是表示实施方式涉及的多核处理器系统的硬件构成的框图。图2是表不多核处理器系统100的硬件的一部分构成和软件构成的框图。图3是表示多核处理器系统100的功能构成的框图。图4是表示配置文件(profile)信息表301的存储内容的一个例子的说明图。图5是表示多核处理器系统100中的线程的启动开始时刻的状态的说明图。图6是表示产生了各CPU访问共享存储器203的访问竞争的状态的说明图。图7是表示检测出软件的处理性能异常的状态的说明图。图8是表示负荷改正仲裁后的状态的说明图。图9是表示负荷改正前后响应性能变化的说明图。图IOA是仲裁电路控制处理的流程图(其I)。图IOB是仲裁电路控制处理的流程图(其2)。图11是性能偏离判断处理的流程图。图12是响应性能测量处理的流程图。图13是负荷状态判断处理的流程图。图14是性能恶化原因判断处理的流程图。图15是负荷改正处理的流程图。具体实施例方式以下参照附图对本专利技术涉及的多核处理器系统、仲裁电路控制方法以及仲裁电路控制程序的优选实施方式详细进行说明。(多核处理器系统的硬件构成)图I是表示实施方式涉及的多核处理器系统的硬件构成的框图。图I中，多核处理器系统 100 具有安装多个 CPU 的 CPUslOl、ROM (Read Only Memory>102 和 RAM (RandomAccess Memory) 103。另外，多核处理器系统100还具有闪存R0M104、闪存ROM控制器105和闪存R0M106。另外，多核处理器系统100具有显示器107、I / F (Interface) 108、键盘109作为与用户、其他设备的输入输出装置。另外，各构成部分别被总线110连接起来。在此，CPUsIOI掌管多核处理器系统100整体的控制。CPUslOl是指将单核处理器并联连接的全部CPU。CPUslOl的详细将利用图2进行说明。另外，多核处理器系统是指包括安装有多个内核的处理器的计算机的系统。只要安装有多个内核即可，可以是安装有多个内核的单一处理器，也可以是单核处理器并联的处理器组。其中，在本实施方式中，以单核处理器、即CPU并联，且各CPU的性能不同的、异构多核为例进行说明。R0M102存储有引导(boot)程序等程序。RAM103用作CPUslOl的工作区域。闪存R0M104存储有OS等系统软件、应用程序软件等。例如，在更新OS时，多核处理器系统100通过I / F108接收新的OS，将存储在闪存R0M104中的旧OS更新为接收到的新OS。闪存ROM控制器105按照CPUslOl的控制来控制对闪存R0M106的数据读写。闪存R0M106通过闪存ROM控制器105的控制来存储写入的数据。作为数据的具体例子，有使用多核处理器系统100的用户通过I / F108取得的图像数据、影像数据等。闪存R0M106 例如可采用存储卡、SD卡等。显示器107显示以光标、图标或者工具箱为代表的文件、图像、功能信息等数据。该显示器107例如能够采用TFT液晶显示器等。I / F108 通过通信线路与 LAN(Local Area Network)^WANCffide Area Network)、互联网等网络111连接，并经由网络111与其他装置连接。而且，I / F108掌管网络111与内部的接口，控制与外部装置的数据的输入输出。I / F108例如能够采用调制解调器、LAN适配器等。键盘109具备输入数字、各种指示等所用的按键，来进行数据的输入。另外，键盘109还可以是触摸面板式的输入板(pad)、数字键等。图2是表示多核处理器系统100的硬件的一部分构成和软件构成的框图。所属于区域201的框图表示硬件的构成，所本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：山下浩一郎，山内宏真，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：
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