扫描测试方法及电路技术

本发明专利技术提供了一种扫描测试方法，对具有RAM的扫描链进行扫描测试，包括：将RAM进行初始化，以使RAM处于预定值；扫描链处于移位寄存器状态，进行测试向量的输入，并保持RAM预定值；扫描链处于工作状态，将激励加载至扫描链的初级输入端，捕获扫描链的测试输出值；扫描链处于移位寄存器状态，进行测试输出值的输出。不需要通过多个测试周期来获得RAM输出端的预定值，有效地减少测试周期从而减少测试时间。

【技术实现步骤摘要】

本发 明涉及集成电路测试及测试电路领域，更具体地说，涉及一种扫描测试方法及电路。
技术介绍
随着集成电路的芯片功能的增强和集成规模的不断扩大，尤其是片上系统(S0C，System On a Chip)的出现，芯片的测试变得越来越困难。为了达到一定的测试覆盖率致使测试时间的不断加长，从而导致测试费用往往比设计费用还要高。测试成本已成为产品开发成本的重要组成部分，并且测试时间的长短也直接影响到产品上市时间，进而影响经济效益。解决芯片测试效率的最根本途径是改变测试的设计方法，S卩，在集成电路设计的初级阶段就将可测性作为设计目标之一，而扫描测试是一种应用最为广泛的可测性设计技术，此技术可以在较短的测试时间内就能够获得很高的测试故障覆盖率。扫描测试是在设计时将电路中的时序单元转化成为可控制和可观测的单元，将这些时序单元连接成一个或多个移位寄存器，称之为扫描链。这些扫描链可以通过控制扫描输入来把电路置成特定状态(可控制性)，并且扫描链的内容可以由输出端移出来进行观测(可观测性)。如图I所示，为基于扫描链的扫描测试结构示意图。扫描测试是通过扫描使能信号(ScanEn)来控制电路所处的状态(移位寄存器状态和工作状态)。当扫描使能信号有效时，将扫描链中的时序单元控制为移位寄存器状态；当扫描使能信号无效时，将扫描链中所有时序单元控制为正常工作状态。在移位寄存器状态下，扫描链的第一个时序单元可以直接由初级输入端PI (Primary Input)置为特定值,最后一个时序单元可以在初级输出PO(Primary Output)直接被观察到。因此，我们就可以通过移位寄存器的移位功能从初级输入端PI将扫描链中的时序单元置为任意需要的初始状态，并且移位寄存器的任一内部状态可以移出到初级输出端PI，以进行观测。此时，每一个时序单元的输入都可以看作是一个伪初级输入PPI (Pseudo Primary Input),输出可以看作一个伪初级输出PPO (PseudoPrimary Output),电路的测试生成问题就转化成一个组合电路的测试生成问题。扫描测试可以在较短的测试时间内大大提高芯片的覆盖率，但是由于SOC系统中大量RAM (Random Access Memory)的存在,在一定程度上严重地影响了扫描测试的故障覆盖率。由于SOC中的嵌入式RAM功能是未知的，我们把它们称之为黑盒(black box)，把最靠近RAM黑盒的一级触发器到RAM黑盒之间的组合逻辑称之为RAM的阴影逻辑(shadowlogic)，如图2所示，黑盒子的输入(BI，B2，…Bm)逻辑值改变不能反映到初始输出端，也就是不可观察的，从而导致输入端的阴影逻辑I不可测试；黑盒子的输出(C1，C2，…Cn)是不可控制的，从而也导致输出端的阴影逻辑2不可测试。因此，由于组合逻辑阴影的不可测性，致使在存在大量的RAM的SOC系统的扫描测试的覆盖率并不是很高。为了解决组合逻辑阴影的不可测问题，目前比较好的一种方法是基于RAM模型的扫描测试方法，可以有效的提高扫描测试的覆盖率。如图3所示，此方法是通过把“RAM黑盒”替换为“RAM模型”，从而使组合逻辑I的输出能够被观测到并且使组合逻辑2的输入能够被控制，因此通过这种RAM模型替换方式使得组合逻辑可测。然而，在上述基于RAM模型的扫描测试方法，通常包括扫描输入、并行测量、并行取值和扫描输出几个阶段，为了对组合逻辑2进行测试，需要使RAM内的值在并行工作阶段处于一定的值，而目前通常采用测试向量的串行输入的方式，使RAM处于一定的值，但是这种方式需要多个测试周期才能实现，这样会加长测试时间。
技术实现思路
本专利技术实施例提供一种扫描测试方法及电路，用于具有RAM的扫描链，减少其测 试时间。为实现上述目的，本专利技术实施例提供了如下技术方案—种扫描测试方法，对具有RAM的扫描链进行扫描测试,包括将RAM进行初始化，以使RAM处于预定值；扫描链处于移位寄存器状态，进行测试向量的输入，并保持RAM预定值；扫描链处于工作状态，将激励加载至扫描链的初级输入端，捕获扫描链的测试输出值；扫描链处于移位寄存器状态，进行测试输出值的输出。可选地，通过扫描使能信号控制RAM的工作状态。可选地，在获得测试输出值和进行测试输出值的输出之间，还包括扫描链处于工作状态，进行链首输出，以对扫描链的第一个输出端进行检测。可选地，扫描测试具有多个测试周期，第n个测试周期的测试向量的输入与第n+1个测试周期的测试输出值的输出同时进行。此外，本专利技术还提供了一种扫描测试电路，包括具有RAM的扫描链，以及RAM预定值保持模块，用于在进行测试向量的输入时，保持RAM的预定值。可选地，所述RAM预定值保持模块包括第一与门，所述第一与门的一个输入端接扫描链的时钟信号，另一个输入端接扫描使能信号，所述第一与门的输出端接RAM的时钟信号。与现有技术相比，上述技术方案具有以下优点本专利技术实施例的扫描测试方法，通过在测试流程开始前，对RAM进行初始化的操作，使RAM处于预订值，并将该预定值保持到扫描链处于工作状态时，使得扫描链中RAM输出端的组合逻辑具有可观测性，由于不需要通过多个测试周期来获得RAM输出端的预定值，有效地减少测试周期从而减少测试时间。附图说明通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图I为基于扫描链的可测电路的示意图2为具有不可测组合逻辑阴影的电路的示意图；图3为现有技术中通过RAM模型消除不可测组合逻辑阴影的扫描测试电路的示意图；图4为现有技术中具有RAM的扫描链的扫描测试中测试向量运行的示意图；图5为本专利技术提供的扫描测试方法的流程图；图6为本专利技术提供的扫描测试电路的示意图；图7为本专利技术提供的扫描测试电路的扫描测试时序图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术 的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。在
技术介绍
中提到的，现有的具有RAM的扫描链的扫描测试方法中，存在测试时间长得问题，以下将从现有的扫描测试方法的流程来具体分析导致测试时间长得原因所在。如图4所示，为该扫描测试方法中，测试向量运行的示意图，在扫描测试中，每ー个测试向量的运行可划分为扫描输入、并行测量、并行取值、链首输出、扫描输出五个阶段，其中第一和最后ー个阶段为串行工作方式，当中三个可以为并行工作方式。通常扫描测试有多个测试周期，每个周期运行ー个测试矢量，也就是说测试中有多个输入矢量运行，为了提高测试效率，扫描输入和扫描输出是同时进行的，在这两个个阶段中，扫描使能信号一直有效，使扫描链处于移位寄存器状态，将测试向量串行“移入”到扫描链电路内部，同时将上一个测试周期的结果串行“移出”，并在扫描输出端进行探測。并行测量时，扫描使能信号无效，扫描链处于正常工作状态，此阶段没有时钟信号，测试向量己经被移入芯片内部，被测器件处于己知状态。进入并行取值本文档来自技高网...

【技术保护点】
一种扫描测试方法，对具有RAM的扫描链进行扫描测试，其特征在于，包括：将RAM进行初始化，以使RAM处于预定值；扫描链处于移位寄存器状态，进行测试向量的输入，并保持RAM预定值；扫描链处于工作状态，将激励加载至扫描链的初级输入端，捕获扫描链的测试输出值；扫描链处于移位寄存器状态，进行测试输出值的输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈岚，冯燕，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：