【技术实现步骤摘要】
本专利技术涉及主处理器和协处理器之间的接口，并且更具体地说，本专利技术涉及主处理器的内部总线和外部协处理器之间的接口。
技术介绍
在例如包括数字信号处理器(DSP)芯片的处理系统的设计中，有利的是能够实现 未在该DSP芯片上实现的功能、计算能力和/或专门任务。例如，DSP可以是用于支持各种无线通信标准的无线基带。然而，可能需要对基带平台进行修改以添加对新的和/或不同的标准的支持。例如，在无线环境中，基带处理器可能需要支持全球移动通信系统(GSM)、增强型数据GSM环境(EDGE)、时分多址(TDMA)、宽带TDMA、通用分组无线业务(GPRS)和其他标准，并且该基带处理器可能需要被修改为例如支持TDSCDMA、其他第三代(3G)标准或要在未来开发的标准。对基带处理器进行扩展以支持一种标准所需的附加硬件不一定能支持另一种标准，或者没有成熟到值得并入到基带架构中的程度。为了解决该问题，可以在外部协处理器(例如，设置在基带芯片外部的协处理器)上实现用于支持基带处理器上不可用的特定标准和/或具体加速器或优化的专用硬件。随着新标准或能力的出现，专用协处理器可以被设计为在不...
【技术保护点】
【技术特征摘要】
2006.09.29 US 11/542,0921.一种适于在主处理器和外部协处理器之间传输数据的接口，该接口包括 在所述主处理器上实现的主侧接口；以及 在所述协处理器上实现的从侧接口， 其中所述主侧接口被配置成传输往来于所述主处理器内部的主处理器总线和所述从侧接口的信息，并且所述从侧接口被配置成传输往来于所述主侧接口和所述协处理器内部的协处理器总线的信息，所述接口适于执行由所述主侧接口发起的第一读操作和由所述从侧接口发起的第二读操作。2.根据权利要求I所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，在所述第一读操作期间，所述主侧接口从所述主处理器内部总线获取读地址并且向所述从侧接口传输该读地址，而所述从侧接口向所述协处理器总线传输所述读地址并且从所述协处理器总线获取与该读地址相关的读数据，并且其中所述从侧接口向所述主侧接口传输所述读数据，所述主侧接口向所述主处理器总线传输所述读地址。3.根据权利要求2所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，所述第二读操作由所述协处理器发起，并且该第二读操作包括所述从侧接口从所述协处理器总线获取读数据，并向所述主侧接口传输所述读数据,所述主侧接口生成中断以提醒所述主处理器该读数据可用。4.根据权利要求3所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，所述第二读操作仅需要对所述主处理器总线的信息的传输进行同步的时钟的单个时钟周期。5.根据权利要求I所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，所述主侧接口还包括 第一主侧读缓冲器，其存储要在所述第一读操作期间使用的读地址和相关读数据； 第二主侧读缓冲器，其存储要在所述第二读操作期间使用的读数据； 第一主侧同步组件，其适于对往来于所述主处理器总线和所述第一主侧读缓冲器的数据的传输进行同步； 第二主侧同步组件，其适于对往来于所述第一主侧读缓冲器和所述从侧接口的数据的传输进行同步，并对从所述从侧接口向所述第二主侧读缓冲器进行的数据传输进行同步。6.根据权利要求5所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，所述从侧接口包括 第一从侧读缓冲器，其存储要在所述第一读操作期间使用的读地址和相关读数据； 第二从侧读缓冲器，其存储要在所述第二读操作期间使用的读数据； 第一从侧同步组件，其适于对往来于所述协处理器总线和所述第一从侧读缓冲器的数据的传输进行同步，并对从所述协处理器总线向所述第二从侧读缓冲器的数据的传输进行同步； 第二从侧同步组件，其适于对往来于所述第一从侧读缓冲器和所述主侧接口的数据的传输进行同步，并对从所述第二从侧读缓冲器向所述主侧接口进行的数据传输进行同步； 控制线，其耦接到所述第二主侧同步组件，该控制线适于当所述第二从侧读缓冲器具有向所述主侧接口传输的数据时向所述第二主侧同步组件提供控制信号。7.根据权利要求6所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，在由所述从侧接口发起的所述第二读操作中，所述第一从侧同步组件从所述协处理器总线向所述第二从侧读缓冲器传输读数据，并且向所述第二主侧同步组件提供所述控制信号以指示已经向所述第二从侧读缓冲器传输了所述读数据，所述第二从侧同步组件和所述第二主侧同步组件对从所述第二从侧读缓冲器向所述第二主侧读缓冲器进行的读数据的传输进行同步，所述第一主侧同步组件提醒所述主处理器总线所述第二主侧读缓冲器具有要传输给所述主处理器总线的读数据，并且所述第一主侧同步组件对从所述第二主侧读缓冲器向所述主处理器总线进行的读数据的传输进行同步。8.根据权利要求7所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，所述第一主侧同步组件被配置为在对往来于所述主处理器总线的数据传输进行同步的时钟的单个时钟周期上，从所述第二主侧读缓冲器向所述主处理器传输读数据。9.根据权利要求8所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，在从所述协处理器总线向所述第二主侧读缓冲器传输读数据期间，所述主处理器总线用于在所述主处理器的一个或更多个处理组件之间进行数据传输和/或向和/或从所述协处理器进行数据传输。10.根据权利要求7所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，该接口还包括 主侧写缓冲器，其被配置为存储与所述协处理器的位置相关的多个写地址，并存储要写入到所述多个写地址的写数据， 从侧写缓冲器，其被配置为存储所述写地址和所述写数据； 多条物理线，其用于将所述主处理器电连接到所述协处理器，经由该多条物理线来传输所述写地址和写数据， 其中所述第二主侧同步组件适于根据由所述主侧接口和所述从侧接口共用的接口时钟从所述主侧写缓冲器向所述多条物理线传输数据，当处于第一写模式时，所述第二主侧同步组件被配置为在写操作的第一时钟周期向所述多条物理线传输存储在所述主侧写缓冲器中的写地址，并在所述写操作的第二时钟周期向所述多条物理线传输存储在所述写缓冲器中的相关写数据，当处于第二写模式时，所述第二主侧同步组件被配置为在所述第一时钟周期向所述多条物理线传输存储在所述主侧写缓冲器中的写数据。11.根据权利要求10所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，所述第二从侧同步组件适于根据所述接口时钟来从多条外部线向所述写缓冲器传输数据，当处于所述第一写模式时，所述第二从侧同步组件被配置成在所述写操作的所述第一时钟周期向所述从侧写缓冲器传输从所述多条物理线接收到的写地址，并且在所述写操作的所述第二时钟周期向所述写缓冲器传输从所述多条物理线接收到的相关写数据，当处于所述第二写模式时，所述第二从侧同步组件被配置为在所述第一时钟周期向所述从侧写缓冲器传输从所述多条物理连接接收到的写数据。12.根据权利要求11所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，该接口还包括具有多个状态的写控制信号，所述多个状态指示所述接口是在所述第一写模式下工作还是在所述第二写模式下工作。13.根据权利要求12所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，该接口还包括主侧地址寄存器，其存储经由所述多条物理线传输的最后写地址；以及 从侧地址寄存器，其存储所述最后写地址。14.根据权利要求10所述的适于在主处理器和外部协处理器之间传输数据的接口，其特征在于，所述第二写模式包括write_same模式和write_preincrement模式,所述接口还包括适于对存储在所述主侧写缓冲器中的多个写地址的下一写地址与所述最后写地址...
【专利技术属性】
技术研发人员：沙钦·加尔，保罗·D·克里瓦切克，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：
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