本发明专利技术公开了一种基于UCPS加密算法的128比特模加电路，包括：控制器，用于产生控制信号和存储器读写地址；选择器，与控制器通过总线相连接，用于分配存储器的读写控制信号和地址，控制存储器的读写；加法器，与选择器和存储器通过总线相连接，用于对N+1比特数据进行运算；多个M×N比特的存储器，与选择器和加法器通过总线相连接，用于存储原始数据和计算结果；其中M、N均为大于1的正整数。本发明专利技术还公开了一种所述电路的控制方法。本发明专利技术不仅资源占用少，计算速度快，而且运行频率高。
【技术实现步骤摘要】
本专利技术涉及半导体集成电路领域，特别是涉及ー种基于UCPS (统ー内容保护系统Unified Content Protection System)加密算法的128比特模加电路。本专利技术还涉及一种所述电路的控制方法。
技术介绍
在UCPS的加密算法中，需要对128比特(bit)的数据进行模加运算。由于所用数据的位宽特别大，常规情况下用MCU (微控制器)来计算的话，需要相当长的时间才能完成，不利于MCU完成其他任务，因此需要ー个协处理器来协助MCU完成模加运算。如果直接先做128比特数据的加法，再做128比特数据的減法，由于需要将所有的数据寄存起来，所需的资源特别多；而且，由于计算量太大，计算时间比较长，不能满足高速电路的需求。
技术实现思路
本专利技术要解决的技术问题是提供一种基于UCPS加密算法的128比特模加电路，不仅资源占用少，计算速度快，而且运行频率高；为此，本专利技术还要提供ー种所述电路的控制方法。为解决上述技术问题，本专利技术的基于UCPS加密算法的128比特模加电路，包括控制器，用于产生控制信号和存储器读写地址；选择器，与所述控制器通过总线相连接，用于分配存储器的读写控制信号和地址，控制存储器的读写；加法器，与所述选择器，以及存储器通过总线相连接，用于对N+1比特数据进行运算。多个MXN比特的存储器，与所述选择器和加法器通过总线相连接，用于存储原始数据和计算结果；其中M、N均为大于I的正整数。采用本专利技术的基于UCPS加密算法的128比特模加电路，可将数据分段写入存储器中，而且将计算的中间结果也回写入存储器，这样大大的节省了存储器资源。如果增加存储器资源，可以大大提高计算速度。因此，本专利技术能够很容易扩展到高计算量高时序要求的电路中。同吋，由于本专利技术采用存储器代替寄存器，特别适合大位宽数据的计算。本专利技术具有非常好的扩展性，在低运算速率电路时，可以节省更多硬件资源，在高运算速率电路时，只需添加存储器即可。因此，本专利技术不仅硬件资源占用少，计算速度快，而且运行频率高。附图说明下面结合附图与具体实施方式对本专利技术作进ー步详细的说明图I是基于UCPS加密算法的128比特模加电路ー实施例结构图2是在图I所示电路基础上扩展后的一实施例结构图；图3是在图I所示电路基础上扩展后的另ー实施例结构图；图4是基于UCPS加密算法的128比特模加电路控制流程图。具体实施例方式图I是所述基于UCPS加密算法的128比特模加电路ー实施例结构图，其包括控制器，用于产生控制信号和存储器读写地址； 选择器，与控制器通过总线相连接，用于分配存储器的读写控制信号和地址，控制存储器的读写；9比特加法器，与选择器和存储器通过总线相连接，用于对9比特数据进行运算。2个16X8比特的存储器A和B，与选择器和加法器通过总线相连接，用于存储原始数据和计算結果。在上述实施例中，存储器存储原始数据和计算结果，不需要额外的寄存器。该实施例所示的电路先通过MCU分别按8比特从低字节到高字节将两个加数存入存储器A和B，然后将加法结果回写入存储器A，将减法结果回写入存储器B。计算时先做低字节的计算，再做高字节的计算。由于模数C本身是ー个常数，为了计算方便，也将其按8比特分为16段。考虑到进位的问题，加法器的宽度为9比持。先将存储器A和存储器B按字节扩充符号位，再将加法结果的符号位定义为进位，将扩充符号位后的存储器A和存储器B按字节减去模数C的结果的符号位定义为借位。初始化的时候进位和借位均设为O。当检测到当前的字节为最高字节时，对模数C字节的符号位填充为1，否则符号位填充为O。将存储器A和存储器B按字节计算的结果存入存储器A，将存储器A和模数C运算的结果存入存储器B，当完成128比特数据的计算后，通过最后一次计算结果的符号位决定读取存储器A或者存储器B的值。上述实施例所示的电路和MCU之间的通信采用中断模式，当MCU将数据完全写入存储器A和存储器B吋，MCU发出ー个启动信号，该电路开始计算。当该电路计算完成后，由所述选择器发送给MCU —个中断信号，此时MCU从存储器中读出結果。由上述实施例可以看出，所述电路只需要两个16X8比特的存储单元(即M= 16，N = 8)，ー个9比特的加法器，ー个I比特的进位寄存器和ー个I比特的借位寄存器，ー个3比特和ー个4比特用于产生存储器读写地址和控制信号的计数器。折合为逻辑电路门数是291门。如果采用直接相加的设计，那么需要的资源是两个128比特用来寄存原始数据和结果的寄存器，ー个128比特的加法器，折合成逻辑电路门数为2432门。通过以上比较可知，本专利技术所占硬件资源为直接相加设计的1/8，大大节省了硬件资源所占用的集成电路芯片面积。在速度方面，由于本专利技术中加法器的位宽只有9比特，可以大大提高运行的频率，轻松运行于频率为300MHz的电路中。上述实施例中所使用的是128比特的模加，根据该实施例的设计，只需稍加修改，便可以轻松地实现N比特的模加运算，特别适合于大位宽数据的计算。因为该实施例要求的计算速度不高，所以只采用了两个16x8比特的存储器A和存储器B。如果需要高速率的计算，比如实时计算，只需添加存储单元即可。例如，如果需要对其它位宽的数据进行计算，只要将本电路稍加修改即可。例如，要计算ー个MXN比特数据的模加，只需将存储器调整为MXN比持，同时将加法器的位宽调整为N+1比特(因为加法器的和有进位问题，所以加法器的位宽被扩展了ー比特，为N+1比持)即可，如图2所示。如果需要更加快速的计算，那么需要添加额外的存储器(例如，有4个MXN比特的存储器A、B、C和D)，用来缓存数据，内部的加法器位宽修改为N+1比特，选择器由2选I改为4选I，用以选择不同的存储器，如图3所示。所述基于UCPS加密算法的128比特模加电路控制流程如图4所示，以图I所示的实施例为例，具体过程是步骤一、MCU将数据写入存储器A和存储器B，将位于加法器中的进位寄存器和借位寄存器均初始化为O。 步骤ニ、从存储器A按照从低字节到高字节的顺序读取数据；初始化位于加法器内的结果寄存器为O。步骤三、将从存储器A读出的数据符号位扩充为0，然后将所读出数据与所述进位寄存器的值相加，所得的结果存入所述结果寄存器。步骤四、从存储器B按照从低字节到高字节的顺序读取数据，所读出数据的符号位填充为0，然后将所读出数据与所述结果寄存器的值相加，所得的结果存入结果寄存器和存储器A，所得的结果的符号位的值写入所述进位寄存器。步骤五、将所述借位寄存器的值与结果寄存器的值相加，所得的结果存入结果寄存器。步骤六、通过所述控制器内部的计数器的值来判断运算是否已经进行到最高字节；如果不是最高字节，则将按字节分段后的模数C的符号位填充为O ;如果是最高字节，则将按字节分段后的模数C的符号位填充为I。步骤七、将扩充符号位的模数C与结果寄存器的值相加，将所得结果写入结果寄存器和存储器B，将所得结果的符号位写入借位寄存器。步骤八、判断计算是否完成，若未完成，则转移到步骤ニ，若完成则执行步骤九。步骤九、发送中断信号，通知MCU从存储器A和存储器B读取結果。以上通过具体实施方式和实施例对本专利技术进行了详细的说明，但这些并非构成对本专利技术的限制。在不脱离本专利技术原理的情况下，本领域的技术人员还可做出许多变形和改迸，本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于UCPS加密算法的128比特模加电路，其特征在于，包括 控制器，用于产生控制信号和存储器读写地址； 选择器，与控制器通过总线相连接，用于分配存储器的读写控制信号和地址，控制存储器的读写； 加法器，与选择器和存储器通过总线相连接，用于对N+1比特数据进行运算； 多个MXN比特的存储器，与选择器和加法器通过总线相连接，用于存储原始数据和计算结果；其中M、N均为大于I的正整数。2.如权利要求I所述的电路，其特征在于所述电路通过MCU分别按8比特从低字节到高字节将两个加数存入存储器A和存储器B，然后将加法结果回写入存储器A，将减法结果回写入存储器B ;计算时先做低字节的计算，再做高字节的计算。3.如权利要求2所述的电路，其特征在于将模数C按8比特分为16段；所述加法器的宽度为9比特，将存储器A和存储器B按字节扩充符号位，再将加法结果的符号位定义为进位，将扩充符号位后的存储器A和存储器B按字节减去模数C的结果的符号位定义为借位；初始化的时候进位和借位均设为O。4.如权利要求2所述的电路，其特征在于当检测到当前运算的字节为最高字节时，对模数C字节的符号位填充为1，否则模数C字节的符号位填充为O。5.如权利要求2所述的电路，其特征在于将存储器A和存储器B按字节计算的结果存入存储器A，将存储器A和模数C运算的结果存入存储器B，当完成128比特数据的计算后，通过最后一次计算结果的符号位决定读取存储器A或者存储器B的值。6.如权利要求I所述的电路，其特征在于所述电路和MCU之间的通信采用中断模式，...
【专利技术属性】
技术研发人员：王天兵，官志勇，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：
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