电路模型提取方法技术

本发明专利技术涉及一种电路模型提取方法，用于代表一应用电路的接口引脚的输出驱动能力及该应用电路的接口引脚的输入电容。

【技术实现步骤摘要】

本专利技术涉及一种，尤其涉及一种用于代表一应用电路的接口引脚的输出驱动能力及该应用电路的接口引脚的输入电容的。
技术介绍
一般而言，欲产生电路设计硬区块(Hard Block)的自由模型(Liberty Model)，需表明(specify)以下两种设计信息一、接口引脚电容值(Interface Pin Capacitance)； 二、该接口引脚等效驱动能力。现有方法的处理可分为以下二类(一)人工查考(Trace)每个引脚所连接到的元件，计算其等效电容以及查考输出引脚的等效驱动能力。需耗费大量时间及人力，并且发生错误的机率很高，例如遗漏、计算错误、填写错误...等状况皆可能发生。(二)通过模拟接口引脚电容可由直流模拟结果得到每个引脚在单一偏压状态下的引脚电容，但难以保证是最差状况(worstcase)的引脚电容。而输出引脚等效驱动能力则需执行瞬时模拟(Transient Simulation)，在输出引脚上承载固定的负载，记录输出引脚的瞬时时间CTransition Time)，再将标准元件库Gtandard CellLibrary)内的所有缓冲器承载相同的负载后，执行瞬时仿真，找到输出瞬时时间(Output Transition Time) 与输出引脚的瞬时时间最接近者，即表示该输出引脚驱动器与此缓冲器近似。先前技术中接口引脚均由上述方式得到近似的驱动能力，随着芯片设计复杂度与日俱增，模拟可能需要数小时甚至更久才能得到结果，并且为了得到想要的模拟结果，需要设计一组、甚至多组输入测试样本anputpattern)，也因此消耗许多时间在准备模拟环境上。为此，本申请的专利技术人研究出一种针对输出入引脚的电路模型的提取方法，其可改善已知技术中的问题。
技术实现思路
本专利技术众多的目的之一在于简化取得应用电路引脚的等效电容值及其驱动能力的流程，其是以静态(static)的方式，不需模拟，从而大幅降低人工查考可能造成错误的机会及人力的消耗，其中该应用电路可为一集成电路。根据本专利技术的一实施例，其披露了一种，用于代表一应用电路的输出驱动能力。其步骤包括接收一网络连线表(netlist)，该网络连线表用来描述该应用电路的电路结构，该应用电路包含多个晶体管；在该网络连线表中，选择该应用电路的一接口引脚；在该网络连线表中，选择该应用电路的一偏压引脚(biaspin)；在该网络连线表中，选取该接口引脚与该偏压引脚间的至少一路径；以及根据该至少一路径上的所有第一晶体管的宽长比(width/length ratio)，得到一加总等效宽长比。为使贵审查员对于本专利技术的结构目的和功效有更进一步的了解与认同，兹配合图示范例详细说明如下。附图说明图1是本专利技术的一优选实施例的示意图；图2是本专利技术的另一优选实施例的示意图；图3A是进一步说明图1实施例的示意图；图;3B是进一步说明图3A的等效电路的示意图；图4是本专利技术的另一优选实施例的示意图；以及图5是进一步说明图4实施例的示意图。主要元件符号说明slOl sl05 步骤s201 s204 步骤301a, 301b 输出引脚302a, 302b 偏压引脚303a, 303b 接地引脚304a 305a，304b P 型晶体管306a 308a，306b N 型晶体管s401 s404 步骤501 输入引脚502 负载电容503 P型晶体管504 N型晶体管具体实施例方式图1是本专利技术的一优选实施例的示意图，涉及一种，用于代表一应用电路的输出驱动能力，其包含以下步骤slOl 接收一网络连线表(netlist)，该网络连线表用来描述该应用电路的电路结构，该应用电路包含多个晶体管；sl02 在该网络连线表中，选择该应用电路的一接口引脚；sl03 在该网络连线表中，选择该应用电路的一偏压引脚(biaspin)；sl04 在该网络连线表中，选取该接口引脚与该偏压引脚间的至少一路径；以及sl05 根据该至少一路径上的所有第一晶体管的宽长比(width/length ratio), 得到一加总等效宽长比。优选地，图1的方法进一步包含以下步骤sl06(未示出)根据该加总等效宽长比(width/length ratio)，自一标准元件库中的多组等效晶体管中，选取一等效晶体管。优选地，该等效晶体管的宽长比实质上等于或小于该加总等效宽长比。优选地，该偏压引脚被定义为一电源端口时，该第一晶体管为一 P型晶体管。优选地，该偏压引脚被定义为一接地端口时，该第一晶体管为一 N型晶体管。本专利技术的另一优选实施例为一种存储介质，其用于存储一计算机程序，该计算机程序用以加载于一计算机，以使该计算机执行上述实施例的。图2是本专利技术的另一优选实施例的示意图，涉及一种，用于代表一应用电路的输出驱动能力，其包含以下步骤s201 接收一网络连线表，该网络连线表用来描述该应用电路的电路结构，该应用电路包含多个晶体管；s202 在该网络连线表中，选择该应用电路的一接口引脚、一电源端口、以及一接地端口 ；s203 在该网络连线表中，选取该接口引脚与该电源端口间的至少一第一路径，以及该接口引脚与该接地端口间的至少一第二路径；以及s204:根据该至少一第一路径上的所有第一晶体管的宽长比，得到一第一加总等效宽长比，以及根据该至少一第二路径上的所有第二晶体管的宽长比，得到一第二加总等效宽长比。优选地，图2的方法进一步包含以下步骤s205(未示出)根据该第一加总等效宽长比和该第二加总等效宽长比，自一标准元件库中的多组缓冲器中，选取一等效缓冲器。优选地，该等效缓冲器输出端的所有第一晶体管的等效宽长比实质上等于或小于该第一加总等效宽长比。优选地，该等效缓冲器输出端的所有第二晶体管的等效宽长比实质上等于或小于该第二加总等效宽长比。本专利技术的另一优选实施例为一种存储介质，其用于存储一计算机程序，该计算机程序用以加载于一计算机，以使该计算机执行上述实施例的。为进一步说明图1与图2的实施例，请参考图3A，图3A为一应用电路的局部电路图，其至少包括一输出引脚301a、一电源端口 30 以及一接地端口 303a ；其中，偏压引脚 30 与输出引脚301a之间包括一 P型晶体管30 和一 P型晶体管30 ；而接地引脚303a 与输出引脚301a之间包括一 N型晶体管306a和两个串联连接的N型晶体管307a及308a ； 在此将电源端口与接地端口视为偏压引脚(bias pin)。接着，请参考图3B，图;3B为图3A的等效电路图，其至少包括一输出引脚301b、一偏压引脚302b以及一接地引脚303b ；其中，偏压引脚302b与输出引脚301b之间包括一 P 型晶体管304b ；而接地引脚30 与输出引脚301b之间包括一 N型晶体管306b。此时，P型晶体管304b即为P型晶体管30 与P型晶体管30 的并联，在P型晶体管30 和P型晶体管30 皆为最小长度(minimum length)时，P型晶体管304b的等效宽度即为P型晶体管30 和P型晶体管30 等效宽度的二者相加，而晶体管304b的等效长度即为最小长度。N型晶体管306b即为N型晶体管307a和307b串联连接后再与N型晶体管306a 并联所得到的一个等效的N型晶体管。其中，晶体管的串、并联可将其化为具本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：李孟蓉，罗幼岚，高淑怡，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：