本发明专利技术涉及一种3D芯片TSV(硅穿孔)互连的内建自测试及内建自修复技术。具体是指在芯片设计阶段，插入相应的内建自测试及内建自修复电路，并设计冗余TSV通道。3D芯片上电复位后(Power-on?Reset)，内建自测试电路即开始工作，对TSV进行分组测试，根据测试结果生成相应的TSV配置信息，然后调用内建自修复电路对TSV映射电路进行配置，同时开始下一组TSV的测试。当完成所有TSV的测试及配置后，电路既可进入正常工作。该技术能解决目前3D芯片中TSV互连测试的难题，并能通过冗余替换策略，提高3D芯片的成品率；且该技术减小了3D芯片测试对ATE设备的依赖，降低了3D芯片的测试成本；另外该技术独立于具体的芯片功能，因此能够普遍应用于基于TSV的3D芯片，具有较强的实用性。
【技术实现步骤摘要】
本专利技术公开了一种3D芯片TSV(硅穿孔)互连的内建自测试及内建自修复技术。具体是指在3D芯片上电复位后(Power-on Reset)，内建自测试电路开始工作，对TSV进行分组测试，并根据测试结果生成相应的TSV配置信息，然后调用内建自修复电路对TSV进行配置，当完成所有TSV的测试及配置后，电路既可进入正常工作。
技术介绍
随着器件尺寸的缩小以及电路规模的增大，互连线所带来的延迟及功耗问题越来越严重，事实上，这已成为制约电路性能的最主要瓶颈。3D芯片通过硅穿孔技术实现多层硅片的垂直互连，增大了设计空间，提高了设计的灵活性，同时也能减小芯片面积，提高电路工作速度，降低电路的功耗。近年来，TSV工艺取得了重大进步，国外已经有3D芯片问世，产品包括3D CMOS传感器、3D FPGA、3D RAM等。但是，为了实现3D芯片的商业化生产，还有许多难题需要解决，例如3D芯片的测试、成品率的控制等。TSV是实现芯片垂直互连的关键技术，在现有的工艺条件下，TSV的制造(fabrication)、对准(alignment)、键合(bonding)过程都有可能引入与TSV相关的故障，因此，TSV的测试就尤为重要。针对TSV的测试，目前比较可行的方案是在键合后测试(post-bond test)阶段，通过TSV互连测试来实施。Erik Jan Marinissen等提出了一种基于边界扫描的解决方案，对每一个TSV连接一个扫描单元，通过边界扫描方式来进行TSV互连测试，但是这种方案的硬件开销较大。Yu-Jen Huang等提出了一种内建自测试的方案，这种方案只考虑了 TSV互连的测试，因此不用每一个TSV都连接一个扫描单元，而是将TSV配置为类似于存储器的阵列，通过BIST对TSV阵列进行逐行测试，从而可以将硬件开销大大降低，同时也可以节省测试成本。另外，针对存在故障的TSV，如果不采取措施，将导致整个芯片的失效。而且随着TSV数量的增加(TSV密度的增加以及叠加芯片层数目的增加)，TSV故障对芯片成品率及芯片成本的影响将相应增大。针对TSV故障所导致的芯片良率损失,Ang-Chih Hsieh等提出了冗余(redundancy)技术,通过增加冗余的TSV作为备用的信号通道,对有故障的TSV通道进行替换,从而实现TSV的修复。Hung-Yen Huang等提出了一种针对TSV互连的内建自测试及内建自修复方案，通过将TSV等效为RC模型进行充放电测试，是一种模拟测试技术，但是TSV的RC模型的准确性还有待论证。因此，本专利技术提出了一种针对TSV互连的内建自测试及内建自修复技术，这种技术能克服当前TSV互连测试技术的缺陷，并且能提闻芯片的成品率
技术实现思路
本专利技术的目的是提供一种针对3D芯片TSV互连的内建自测试及内建自修复的方法，以解决当前3D芯片TSV测试的难题，并通过冗余替换策略，提高芯片的成品率。为了达到上述目的，本专利技术公开了一种集TSV内建自测试及TSV内建自修复于一体的DFT技术，主要包括两大部分，TSV内建自测试电路(BIST)以及TSV内建自修复电路(BISR)。其中BIST部分包括以下几部分BIST控制器、测试向量生成及发送单元、地址计数及译码单元、测试响应分析单元；BISR包括以下几部分BISR控制器、TSV映射单元、TSV冗余分析单元。BIST控制器用于控制BIST电路中其它模块的工作，测试向量生成及发送单元用于生成测试向量并对输出TSV施加测试激励信号，地址计数及译码单元用于选择被测试的TSV行，测试响应分析单元与输入TSV相连以捕获来自另一层的测试信号并生成相应的故障诊断信息；BISR控制器用于控制BISR电路中其它模块的工作，TSV映射单元用于实现信号与TSV通道之间的映射，TSV冗余分析单元根据故障诊断信息生成相应的配置信息以实现对TSV映射单元的正确配置。在每一层需要叠加的芯片上，都需要有上述相应的电路。应用了本专利技术的3D芯片如图I所示。以两层为例，芯片层101及102通过TSV实现垂直互连，111及112分别为TSV信号通道及TSV冗余通道，121及122为测试专用TSV通道，用于配置信息在相邻芯片层的传递。单层芯片的BIST及BISR的平面视图如图2所示。201为输出TSV，202为输入TSV (仅用来说明该方案，可能有更多TSV)。每一个输出TSV连/接一个MUX (211)，每一个输入TSV连接一个三态缓冲器(212)，MUX选择控制信号以及三态缓冲器输出使能信号由地址计数器经过译码生成。测试向量生成及发送单元通过MUX连接至输出TSV，输入TSV通过三态缓冲器连接至测试响应分析单元。地址译码器某一位输出为I时，将同时选择一行输入TSV及一行输出TSV,测试向量施加至被选中的输出TSV行,通过该行TSV传输至另一层芯片的测试响应分析单元，同理，测试响应分析单元通过被选中的输入TSV行接收来自另一层的测试向量。完成选中行TSV的测试之后，将由TSV冗余分析单元生成配置信息，然后写入到被测TSV的映射控制寄存器里，同时地址计数器自增，开始进行下两行TSV的测试及修复工作。基本的测试流程如图3所示首先将TSV分类为输入TSV(Inward TSV)及输出TSV (Outward TSV)，然后按照N个一组将TSV分为M组，这样可以将TSV排列为类似于M行N列的存储器阵列，每一组包括N-I个信号TSV通道及一个冗余TSV通道。在接收到POR(Power-On Reset，上电复位)信号之后，所有芯片层上的BIST及BISR同时开始协同工作，以其中一层为例来做说明相应的工作流程1)通过地址计数及译码单元，同时选择一组输入TSV及一组输出TSV，作为下一次测试的对象；2)测试向量生成及发送单元开始生成测试向量并对输出TSV施加测试激励，并通过移位操作将测试向量(即期望的测试响应)送入测试响应分析单元；3)测试响应分析单元捕获来自另一层的测试信号，并与期望的测试响应进行比较，并生成相应的TSV故障信息；4)如果所有的测试向量均已测试，进入5)，否则进入2) ；5)如果一组TSV的故障数目<2，那么冗余分析单元根据TSV故障信息生成相应的配置信息，并通过移位操作对发送端及接收端的TSV映射单元进行配置，同时进入6)，否则生成电路故障信号并终止测试及修复工作；6)如果所有的TSV均已测试及修复完毕，电路回归到正常工作状态，否则进入I)选取下两组TSV进行测试及修复。相对于传统的TSV测试方案，本专利技术具有以下优点I.减小了对ATE设备的依赖。传统的TSV测试方案大都基于IEEE 1149. I或IEEE1500标准，即对每个TSV连接一个边界扫描单元，通过ATE设备施加测试向量，当TSV数量很大时，这种测试方案将会显著增加芯片的成本。该专利技术利用内建自测试电路对TSV互连进行测试，因此可大大减小对ATE设备的依赖。2.提高芯片的成品率。本专利技术采用软修复(soft repair)策略，即每次在芯片上电复位后，芯片上的BIST(内建自测试电路)即开始工作，并根据测试结果，调用BISR(内建自修复电路)对有故障的TSV进行冗余替换。这种软修复策略具有较强的灵活性，根据文献[5]的分析，对于中等本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种针对3D芯片TSV互连的内建自测试及内建自修复的技术，包括有内建自测试模块用于对TSV进行测试并生成相应的故障诊断信息，以及内建自修复模块用于对存在故障的TSV进行冗余替换，其特征在于 在芯片上电复位后，内建自测试电路即开始工作，对TSV进行分组测试，并调用内建自修复电路，根据故障信息对TSV映射电路进行正确配置，当完成所有TSV的测试及配置之后，电路既可进入正常工作状态。2.根据权利要求I所述的一种针对3D芯片TSV互连的内建自测试系统及其方法，其特征在于 对TSV进行分组测试，在测试某一组TSV时，施加多个测试向量，并根据测试结果生成相应的故障诊断信息，完成一组TSV的测试后，既可开始下一组TSV的测试，直至所有的TSV测试完毕。3.根据权利要求I所述的一种针对3D芯片TSV互连的内建自修复系统及其方法，其特征在于 采用软修复策略，即芯片每次上电复位后，将自动完成TSV的配置工作，以实现对存在故障的TSV进行冗余替换。当完成一组TSV的测试之后，根据故障诊断信息对控制MUX的D触发器进行正确配置，当完成所有TSV的配置之后，电路即可进入正常工作状态。4.根据权利要求2所述的测试响应分析系统及其方法，其特征在于 测试响应分析单元与输入TSV阵列连接，将接收到的测试响应与存储的期望值进行...
【专利技术属性】
技术研发人员：冯建华，谭晓慧，
申请(专利权)人：北京大学，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。