本发明专利技术提供了一种多模式差分端接电路及方法，所述多模式差分端接电路具有用于接收外部差分信号的一对差分输入端子，耦合在所述差分输入端子之间的一对串联的负载元件，和耦合所述负载元件的公共联结点的模拟接口端子；所述偏置电路耦合到该负载元件的公共联结点，用于响应于数字控制信号有选择地对其施加偏压，所述控制输入端接收数字控制信号以激活偏置电路。
【技术实现步骤摘要】
本专利技术涉及信号处理领域，尤其是，涉及多模式差分端接电路。
技术介绍
LVDS和LVPECL是用于在印刷电路板上差分高速信号互连的工业标准。每个具有用于在接收机上端接的其自己的规范。低压差分信令(LVDS)标准在文献ANSI/TIA/EIA-644-A中定义。低压正射极耦合逻辑(LVPECL)事实上是由摩托罗拉公司开发的工业标准，并且从以前的信令方案ECL和PECL中获得。为了给用户提供高度集成、灵活和有效的电路解决方案的目的，集成电路接收机设备可以在其电路内嵌入差分信号端接。LVDS是输出差分对的每侧交替为到输出端电流的信源和信宿的差分信号方案。其运行从2. 5mA到4. 5mA范围的差动电流，当传输线对差动地与100欧姆电阻端接(如图I 所示)的时候，其转化为250mV到450mV的差动电压摆幅。不需要到地的外部路径去端接直接耦合的LVDS信号。共模电压标称是I. 0V。LVPECL输出结构的特点在于一对双极晶体管开路射极，其在开和关状态之间交替地转换。为了电流从射极流到地，必须提供外部电路通道。在接收机上，对于Vdd-1. 3V的直流偏压，需要的差动电压摆幅是I. IV。图2示出典型的具有标准端接的3. 3V LVPECL互连电路。该基准电压Vtt可以作为实际的电压馈送实现，或者作为Vdd和地引用的电阻的等效方案实现。应该理解的是，这些端接电路显著地是不同的，但是，所希望的是提供一种芯片内端接电路解决方案，这里单个集成电路能够处理两个类型的信号。美国专利No. 6，362，644公开了一种可编程的端接电路，其需要适用外部偏压。
技术实现思路
本专利技术的实施例提供了用于在CMOS器件的相同的集成接收机接口内端接LVDS和 PECL信号两者的电路。按照本专利技术的一个方面，提供一种多模式差分端接电路，包括用于接收外部差分信号的一对差分输入端子；耦合在所述差分输入端子之间的一对串联的负载元件；耦合所述负载元件的公共联结点的模拟接口端子；耦合到所述负载元件的公共联结点，用于响应于数字控制信号有选择地对其施加偏压的偏置电路；和用于接收数字控制信号以激活偏置电路的控制输入端。该电路可以通过选择模拟和数字输入的条件、DC耦合的PECL模式、AC耦合的PECL 模式、DC耦合的LVDS模式和AC耦合的LVDS模式被编程以各种各样的模式操作。该端接电路可以以CMOS过程实现，其满足YDS和PECL两者的信号端接(DC偏置和阻抗匹配)需求。CMOS技术的这个应用的优点是没有在断路状态下引进电流泄漏，逻辑用于启用和停用该电路的模拟部分。该设计的应用性也可以适用于其他的信令标准，只要输入信号电压范围不超出连接的接收机块的限制。按照本专利技术的另一个方面，提供一种端接差分信号的方法，包括将差分信号施加于具有在所述它们之间耦合的一对串联的负载元件的一对差分输入端子；和通过设置耦合所述负载元件的公共联结点的模拟接口端子的模拟条件，和用于激活耦合到所述负载元件的公共联结点的偏置电路的控制输入的数字条件确定操作模式。附图简要说明现在将参考伴随的附图仅仅通过举例来更详细地描述本专利技术，其中 图I举例说明现有技术LVDS端接电路；图2举例说明现有技术LCPECL端接电路；图3举例说明按照本专利技术一个实施例的端接电路；图4举例说明DC耦合的PECL端接电路；图5举例说明AC耦合的PECL端接电路；图6举例说明DC耦合的LVDS端接电路；和图7举例说明AC耦合的LVDS电路。专利技术详细说明图3示出按照本专利技术一个实施例的连同必要的接口引线一起的内部集成电路端接和偏置电路。该电路端接50欧姆差分外部信号线la、Ib，其连接到输入块3a、3b。一对50欧姆负载电阻2a、2b串联连接在输入块3a、3b之间以端接信号线la、lb。电阻2a、2b的公共联结点经由25欧姆电阻8连接到标明Vt的模拟输入端子4。内部偏置电路包括配置为分压器的一对IK欧姆电阻5a、5b，并且通过相应的CMOS 晶体管6a、6b连接到供电干线VDD和地。在这个例子中，晶体管6a是NMOS晶体管，并且晶体管6b是PMOS晶体管。在晶体管6a经由缓冲放大器9的情况下，晶体管6a、6b的栅极耦合到控制引线7。 在默认结构下，这是低的，因此，CMOS晶体管6a、6b断开。内部降压电阻(未示出)允许控制引线默认为其低状态。一对Ik欧姆电阻5a、5b作为到端接的时钟信号开路出现。当控制引线保持高，或者在数字I电平上的时候，晶体管6a、6b接通，并且等于 VDD/2的电压经由25欧姆耦合的电阻7施加于晶体管2a、2b的联结点，其对施加的电压几乎不具有影响。人们注意到，该偏压电阻6a、6b至少在值方面是比负载电阻2a、2b更大的数量级， 该负载电阻2a、2b端接信号线。所描述的电路在具有可选择的连接的CMOS中对内部偏置电路和/或外部偏置/ 并联端接电路提供100欧姆差分端接。该模拟接口引线7Vt允许100欧姆内部差分端接连接到基准电压(偏置)，并且重新配置为单端到地的50欧姆。该差分时钟输入假设为使用100欧姆差分轨迹路由，并且连接到输入块3a、3b Clk+和Clk-。100(50+50)欧姆的硬布线的差分端接是基本阻抗匹配结构。如果需要的话，端接的直流偏置通过引线Vt的可选择的连接施加于外部DC电压源(S卩，GND)，或者经由称作Control的逻辑引线启用内部VDD/2偏置点。当Control保持高(“ I”)状态的时候，PMOS和NMOS晶体管对接通，分别地形成到GND和VDD的连接。IK欧姆电阻对的交叉点在这个状态下变为对VDD/2的偏置。二个输入块3a、3b是到器件的差动接收机输入结构(未示出)的连接点。该接收机参数是这样的，其以如由端接适用的差分和共模电压运行。各种各样可允许的端接应用在图4至7中示出。图4示出该设计如何端接配置为平行风格端接的直接耦合的LVPECL互连。在图4 示出的结构中，该电路被以平行风格端接配置为直接耦合的LVPECL互连。在这个结构中， 该控制引线7是开路，或者低，使得该偏置电路断开。该模拟引线4连接到地，并且该负载电阻2a、2b提供该端接，电流经由电阻8流到地。该电阻8对电压几乎不具有影响。图5示出以AC耦合的LVPECL结构的电路。在这个结构中，该控制引线被设置为高以开启由IK欧姆电阻5a、5b组成的分压器产生的偏压。信号线通过电容器10a、IOb连接到输入块。该电路从而给出具有VDD/2的DC电平的信号。这个模型可以扩展为PECL和ECL信号互连的其他的变形。图6示出以直接耦合的LVDS模式的电路。在这个模式中，该控制引线被设置为高以接通偏置电路，并且该模拟引线保持浮动。在这个模式中，LVDS信号被在二个负载电阻 2a、2b上差动地端接。该电路被直接耦合到标准LVDS信号。图7示出AC耦合的LVDS结构。在这个模式中，该模拟引线开路，或者保持浮动， 因此是控制引线7，这指的是偏置电路断开。在这种情况下，信号线经由电容器10a、10b连接到输入块。同样，信号被在二个负载电阻2a、2b上差动地端接。因此，应该理解，本专利技术的实施例提供一种端接电路，其可以仅仅通过将适宜的数字控制信号适用于控制引线7，和将适宜的模拟条件，S卩，电压、接地或者浮动适用于模拟引本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：约瑟夫·伦格，拉斯·拜尔斯，马蒙·赛义多，理查德·盖斯，
申请(专利权)人：美高森美半导体公司，
类型：发明
国别省市：
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