本发明专利技术提供一种同步异频时钟对齐的设计电路，包含延迟单元、采样逻辑单元、相位反转判别逻辑单元、反向器和选择器。当发生电路中多个时钟相位不对齐时，采样逻辑单元输出的采样序列和时钟相位对齐时会有不同。通过识别采样序列，对时钟相位是否对齐做出判断。若时钟相位不对齐，通过相应的反相器和选择器进行纠正。本发明专利技术既能有效地保证电路中多个时钟电路的对齐，同时又保证了电路设计的简洁，满足电路设计中多时钟的应用需求。
【技术实现步骤摘要】
本专利技术涉及一种时钟电路，尤其涉及一种同步异频时钟对齐的设计电路。
技术介绍
在集成电路设计中，往往会用到同步但是不同频率的多个时钟，这些时钟间的相位关系是固定的，因此可以在固定的相位处理不同时钟域之间的控制信号和数据通路，而不需要采用处理异步时钟域信号的同步逻辑。在复杂的时钟电路设计中，往往采用时钟开关(Clock Gating) ,PLL (Phase Lock Loop锁相环)关闭等技术来降低功耗，而时钟的PLL、在不同时钟域的逻辑单元往往是由不同工程师完成，很容易出现由设计失误造成的同步异频时钟的相位不对齐的问题，进而导致系统不能正常工作。图1为同步异频时钟相位对齐的示意图，图1 (a)中的两个时钟CKA和CKB每隔一段时间时钟的上升沿就会对齐，它们是时钟对齐的表现。图1 (b)中的两个时钟CKA和 CKB找不到对齐的时钟上升沿，它们是不对齐的表现。如何能既保证时钟电路设计的简洁同时又能够使得电路设计中的同步异频时钟保持对齐是本专利技术所要解决的问题。
技术实现思路
本专利技术目的是提供一种同步异频时钟对齐的设计电路，能够在集成电路时钟电路的设计中既保证其电路设计的简洁同时又能保证多个时钟电路的对齐，满足电路设计中的应用需求。—种同步异频时钟对齐的设计电路，包含延迟单元、采样逻辑单元、相位反转判别逻辑单元、反向器和选择器。延迟单元，用于延迟被采样的时钟。采样逻辑单元，用于采样被采样的时钟，并保持一定长度的采样序列。相位反转判别逻辑，用于分析采样逻辑送出的采样序列，判断时钟相位是否对齐。反相器，用于对时钟取反。选择器，用于选择不同相位的时钟。在电路设计中，反相器和选择器的选择根据电路设计需求为两个或多个。当两个或多个时钟电路发生相位不对齐时，采样逻辑单元送出的采样序列和时钟相位对齐时会有不同。通过识别采样序列，对时钟相位是否对齐做出判断。若时钟相位不对齐，通过相应的反相器和选择器进行纠正。采用延迟单元为了避免采样时钟时采样到被采样时钟的亚稳态。通过本
技术实现思路
，既能有效地保证电路中多个时钟电路的对齐，同时又保证了电路设计的简洁，满足电路设计中多时钟的应用需求。附图说明图1同步异频时钟相位对齐示意图图2本专利技术提供的同步异频时钟对齐的设计电路结构3 TcJTckb=2/3对齐电路的结构4对齐电路的采样序列示意图。具体实施例方式结合专利技术所提供的各附图，选择最佳实施例对专利技术记载的内容进行详细的描述。1、 采样时钟与被采样时钟的选择假设CKA的周期为Tqc^CKB的周期为/^，&乂/^二/？/^！^均为正整数，!!/!!!为最简)， 若m为奇数，则CKA为采样时钟，CKB为被采样时钟。在满足m为奇数的前提下，一般选择频率高的时钟采样频率低的时钟。2、 延迟单元延迟单元的作用是为了避免采样时钟时采到被采样时钟的亚稳态。若采样时钟CKA和被采样时钟CKB频率相差太小，导致延迟单元无法保证采样时钟的每个周期都不采样到亚稳态，本专利技术电路将无法使用。3、时钟相位对齐的判断方法在.Tcka时间内，采样时钟采样m次，假定两时钟相位对齐时，所得采样序列为双 ._， 两时钟相位不对齐时，所得采样序列为则因m为奇数，XLright和必不相同，本专利技术据此判断两时钟是否对齐。4、相位不对齐时钟的调整相位反转用一个反相器即可校正。对于n，m都为奇数的情况，当检测到相位不对齐时，选择器A选择CKA，选择器B 选择CKB取反后的时钟。对于η为偶数，m为奇数的情况，当检测到相位不对齐时，选择器A 选择CKA取反后的时钟，选择器B选择CKB取反后的时钟。在相位反转判别逻辑判别期间， 选择器A和B输出低电平。以具体实施例Tcka/Tckb=2/3为例，如图3中所示电路结构图，其中逻辑采样单元选用3个寄存器。图4为对齐电路的采样序列示意图，图4(b)、图4(c)、图4(d)列出了 CKA 和CKB中一个或者两个发生反转时采样逻辑得到的采样序列。其中图4(d)中，两个时钟仍然对齐。图4 (a)和图4 (d)的采样序列为两时钟对齐时的采样序列 ILrjght=OOl, 001，001，001，......图4(b)和图4(c)的采样序列为两时钟不对齐时的采样序列 XLright=IlQ, 110，110，110，......相位反转判别逻辑判断寄存器0、寄存器1、寄存器2的值，三个值当中若出现两个1，则两个时钟的相位没有对齐。若时钟相位不对齐，则相位反转判别逻辑单元判断通过控制选择器A和选择器B均选通取反后的时钟进行校正，校正后的两个时钟重新对齐，分别输入至时钟域内的时序逻辑单元。权利要求1.一种同步异频时钟对齐的设计电路，其特征在于包含延迟单元、采样逻辑单元、相位反转判别逻辑单元、反向器和选择器。2.如权利要求1所述的一种同步异频时钟对齐的设计电路，其特征在于所述反相器和选择器的数目为两个或多个，用于校正相位反转的时钟。3.如权利要求1所述的一种同步异频时钟对齐的设计电路，其特征在于所述延迟单元用于避免采样时钟采样到被采样时钟的亚稳态。4.如权利要求1所述的一种同步异频时钟对齐的设计电路，其特征在于所述相位反转判别逻辑单元分析采样逻辑单元送出的采样序列，判断时钟相位是否对齐。全文摘要本专利技术提供一种同步异频时钟对齐的设计电路，包含延迟单元、采样逻辑单元、相位反转判别逻辑单元、反向器和选择器。当发生电路中多个时钟相位不对齐时，采样逻辑单元输出的采样序列和时钟相位对齐时会有不同。通过识别采样序列，对时钟相位是否对齐做出判断。若时钟相位不对齐，通过相应的反相器和选择器进行纠正。本专利技术既能有效地保证电路中多个时钟电路的对齐，同时又保证了电路设计的简洁，满足电路设计中多时钟的应用需求。文档编号H03L7/07GK102480289SQ201010558878公开日2012年5月30日 申请日期2010年11月25日 优先权日2010年11月25日专利技术者迟志刚 申请人:上海华虹集成电路有限责任公司本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：迟志刚，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：
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