一种器件，包括具有第一表面和处于第一表面对面的第二表面的衬底。衬底通孔(TSV)从衬底的第一表面延伸到第二表面。介电层位于衬底上。金属焊盘位于所述介电层中并与TSV物理接触，其中金属焊盘和TSV由相同的材料形成，其中没有层(由与所述相同材料不同的材料形成)处于TSV和金属焊盘之间且使TSV与金属焊盘互相分离，形成该TSV的成本低。
【技术实现步骤摘要】
本专利技术涉及一种器件，更具体的，本专利技术涉及一种包括具有第一表面和处于第一表面对面的第二表面的衬底的器件。衬底通孔(TSV)从衬底的第一表面延伸到第二表面。
技术介绍
通常在三维(3D)集成电路中使用衬底通孔(TSVs)。TSVs穿透衬底，并且使用TSVs 电连接处于衬底相反面的部件。通常TSV形成工艺包括蚀刻或钻孔到衬底中以形成TSV开口。然后用导电材料填充TSV开口，然后平坦化所述导电材料以移除多余的部分，并且衬底中导电材料的剩余部分形成TSVs。然后通过使用如镶嵌工艺将其它的金属内衬和/或金属板形成在TSV上并与 TSV电连接。
技术实现思路
针对现有技术中的问题，本专利技术提供了一种方法，包括提供衬底；在所述衬底上形成介电层；在所述衬底中形成开口 ；在所述介电层中形成第二开口，其中所述第一开口和所述第二开口具有不同的水平尺寸；填充金属材料到所述第一开口和所述第二开口中； 以及对所述金属材料实施平坦化以移除位于所述介电层的顶面上方的所述金属材料的多余部分，其中所述金属材料的剩余部分形成所述第一开口中的衬底通孔(TSV)和所述第二开口中的第一金属焊盘。根据本专利技术所述的方法，还包括在填充所述金属材料的步骤之前，在所述第一开口和所述第二开口的侧壁上形成扩散阻挡层。根据本专利技术所述的方法，还包括在形成所述第一开口的步骤之后和形成所述第二开口的步骤之前，在所述衬底暴露于所述第一开口的表面上形成介电内衬。根据本专利技术所述的方法，还包括在形成所述介电层的步骤之前，形成位于所述衬底的顶面上方并与所述顶面接触的隔离层。根据本专利技术所述的方法，其中在形成所述第一开口的步骤之后，进行形成所述介电层的步骤，其中所述方法还包括，在形成所述第一开口的步骤之后和形成所述介电层的步骤之前，在所述第一开口的侧壁上和所述衬底的顶面上形成介电内衬。根据本专利技术所述的方法，在实施所述平坦化的步骤之后研磨所述衬底直到暴露出所述TSV ；形成与所述TSV接触的扩散阻挡层；以及形成与所述扩散阻挡层接触并与所述 TSV电连接的第二金属焊盘。根据本专利技术所述的方法，还包括在实施形成所述第二开口的步骤的同时在所述介电层中形成沟槽，其中所述金属材料填充到所述沟槽中，其中对所述金属材料实施平坦化步骤之后，在所述沟槽中形成金属线。根据本专利技术所述的方法，其中所述衬底为半导体衬底，其中所述第一金属焊盘在直接位于层间介质上方的第一金属层中。根据本专利技术所述的方法，其中所述衬底为半导体衬底，其中在所述衬底的任何表面上都没有形成有源器件。根据本专利技术所述的方法，其中所述衬底为介电衬底。根据本专利技术所述的一种方法，包括提供衬底；在所述衬底上方形成隔离层；在所述隔离层上方形成第一介电层；形成从所述第一介电层的顶面延伸到所述衬底中的第一开口 ；蚀刻所述第一介电层以扩张所述第一介电层中的所述第一开口为第二开口 ；在所述第一开口和所述第二开口的侧壁上形成第一扩散阻挡层；填充金属材料到所述第一开口和所述第二开口中和所述第一扩散阻挡层上；以及对所述金属材料实施平坦化以移除所述第一介电层的顶面上方的所述金属材料的多余部分以形成所述第一开口中的衬底通孔(TSV) 和所述第二开口中的第一金属焊盘。根据本专利技术所述的方法，还包括在形成所述第一介电层的步骤之前，实施热氧化以在所述第一开口中形成氧化内衬。根据本专利技术所述的方法，其中所述TSV延伸到所述衬底的中间层中，其中所述方法还包括，在实施所述平坦化步骤之后研磨所述衬底直到暴露出所述TSV ；形成与所述 TSV接触的第二扩散阻挡层；以及形成与所述第二扩散阻挡层接触且与所述TSV电连接的第二金属焊盘。根据本专利技术所述的方法，还包括在形成所述第一开口的步骤之前形成第二介电层，其中所述第一和所述第二介电层在所述衬底的相反面；在所述第二介电层中形成第二扩散阻挡层；以及在所述第二介电层中形成与所述第二扩散阻挡层接触的第二金属焊盘， 其中在形成所述第一开口的步骤中，所述第二扩散阻挡层用作蚀刻停止层。根据本专利技术所述的方法，还包括在对所述介电层实施蚀刻步骤以扩张所述第一开口的同时，在所述介电层中形成沟槽，其中在填充所述金属材料的步骤中将所述金属材料填充到沟槽中，其中在实施所述平坦化步骤之后，在所述沟槽中形成金属线。根据本专利技术所述的方法，其中所述衬底为半导体衬底，并且其中所述第一金属焊盘在直接位于层间介质上的第一金属层中。根据本专利技术所述的方法，其中所述衬底为半导体衬底，并且其中在所述衬底的任何表面上都没有形成有源器件。根据本专利技术所述的方法，其中所述衬底为介电衬底。 附图说明为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考， 其中图1到图10为根据各种实施例生产衬底通孔(TSV)的中间阶段的横截面视图。图11到图16为根据可替换的实施例生产TSV的中间阶段的横截面视图。具体实施例方式下面详细讨论本专利技术实施例的制造和使用。然而，应该理解，这些实施例提供了许多可以在各种具体环境中实现的可行专利技术理念。所讨论的具体实施例仅仅是示例性的，并不用于限定本公开的范围。根据一些实施例提供了一种新颖的衬底通孔(TSV)和形成其的方法。示出了制造实施例的中间阶段。然后讨论了实施例的变化。在各个视图和示出的实施例中，相同的附图编号用于标示出相同的元件。参考图1提供了衬底10。衬底10为晶圆100的一部分。示出的结构为晶圆100 中的芯片/管芯的一部分，晶圆100包括多个与示出的芯片相同的芯片。衬底10可由半导体材料如硅、硅锗、碳化硅、砷化镓或其它通常使用的半导体材料形成。可选地，衬底10由介电材料如氧化硅形成。晶圆100可包括有源器件如晶体管(未示出)。因此，晶圆100 为器件晶圆，而且其中各个芯片/管芯为器件芯片/管芯。可选地，晶圆100不包括有源器件，可包括或不包括无源器件如电容器、电阻器、感应器、变容二极管和/或类似器件(未示出)。因此，晶圆100为包括插件的插件晶圆或包括封装衬底的晶圆。在衬底10上形成介电层12。在一个实施例中，衬底10为半导体衬底，介电层12 为隔离层，其包括通过衬底10的热氧化形成的氧化物。可选地，可使用沉积方法形成介电层12，介电层12可包括氧化硅、氮化硅等。在衬底10的表面IOa上形成有源器件(未示出)的实施例中，介电层12可包括层间介质(其中形成了与晶体管的栅极、源极和漏极区域连接的接触插塞(未示出))。介电层12还包括接触蚀刻停止层(CESL，未示出)。在介电层12上形成介电层14。介电层14的材料可包括氧化硅、旋转式介电(SOD)材料、聚酰亚胺等。可选地，例如，介电层14由K值低于约3.0或约2. 5的低-K介电材料形成。介电层14的厚度大于介电层12的厚度。介电层12与14可由相同或不同的材料形成。介电层 14还包括蚀刻停止层(如氮化硅层或碳化硅层，未示出)和/或抗反射涂层(ARC，如氮氧化硅层，未示出)。参考图2，蚀刻介电层14、12和衬底10以形成TSV开口 18。在其中衬底10为半导体衬底的实施例中，热氧化内衬20形成在衬底10的表面上，TSV开口 18暴露出所述表面。使用热氧化形成热氧化内衬20，但是也可使用沉积方法如等离子体增强化学气相沉积法(PECVD)。图3和图4示出了光刻胶22的应用和图案化。参考图3，应用了光刻胶2本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：杨固峰，林咏淇，张宏宾，吴仓聚，邱文智，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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