具有低正向压降的结势垒型肖特基制造技术

本发明专利技术公开了一种新型的结势垒型肖特基器件，包括：衬底层、缓冲层、漂移层、轻掺杂层、抑制区、重掺杂层和肖特基势垒层；若干个相互分离的抑制区位于轻掺杂层和重掺杂层中，当所述的半导体装置加反向偏压时，在轻掺杂层半导体材料中扩展形成大面积耗尽区域。本发明专利技术还提供一种半导体器件的制作方法。本发明专利技术的半导体器件，具有低的正向压降和高的器件开关速度，对器件的电参数特性进行进一步优化。

【技术实现步骤摘要】

本专利技术主要涉及到结势垒肖特基器件的结构和制作工艺，尤其涉及一种新型的具有低正向压降的结势垒肖特基器件的结构和制作工艺。
技术介绍
通常有三种整流器，(1)肖特基势垒二极管，是一种金属和半导体接触的器件，具有较低的正向压降和极高的开关速度，但是反向漏电流较大和反向电压不高的不利特性影响了器件一定范围内的应用。O)P-i-N 二极管，提供了较低的漏电流和较高的反向电压，但在开关过程中，在 PN结上存储有一定数量的存储电荷从而影响器件的开关速度。(3)结势垒型肖特基二极管，是一种将PN结调制集成到漂移区的肖特基结构，重要特征是，在反偏电压超过一定值时，肖特基下的耗尽层发生交叠，如果继续增加电压，则外加压降都降在耗尽层上，从而消除传统肖特基存在的由于反向电压增加引起的漏电增加现象的发生。广泛应用开关电源电路中。但上述器件的电参数，正向压降和反向漏电流需要一个折中选取，因为降低正向压降的同时必然引起反向压降的降低，提高反向压降的同时也必然引起正向压降的增加。也就是说，在接通状态性能与关闭状态性能上，不能做到全面兼顾。
技术实现思路
本专利技术提供一种新型的具有低正向压降且工艺简单的结势垒型肖特基器件。一种半导体器件，包括(a)衬底层，为N传导类型半导体材料，用于降低半导体装置的导通电阻；(b)缓冲层，位于衬底层之上，为N传导类型的半导体材料，用于降低半导体器件的导通电阻和控制半导体器件反向电压的大小；(c)漂移层，位于缓冲层之上，为N传导类型的半导体材料，用于控制半导体器件反向电压的大小；(d)轻掺杂层，位于漂移层之上，为N传导类型的半导体材料，用于在器件加反偏压降时，在此层中形成大面积耗尽区域；(e)重掺杂层，位于轻掺杂层之上，为N传导类型的半导体材料，用于减少半导体器件的正向压降；(f)抑制区，为P传导类型的半导体材料，若干个相互分离的抑制区位于轻掺杂层和重掺杂层中，用于当所述的半导体器件加反向偏压时，在轻掺杂层半导体材料中扩展形成大面积耗尽区域；(g)肖特基势垒层，位于重掺杂层之上，形成肖特基势垒结特性；所述的肖特基势垒层边缘下方的轻耗尽层和重掺杂层中设有肖特基势垒边缘P 型扩散保护环。所述的半导体装置边缘的表面设有起保护作用的硅表面保护层。所述的肖特基势垒层是由薄膜势垒金属与重掺杂层顶部的N型半导体材料合金形成。所述的缓冲层的扩散杂质与衬底层的扩散杂质可以不相同、所述的漂移层的扩散杂质与衬底层的扩散杂质可以不相同、所述的轻掺杂层的扩散杂质与衬底层的扩散杂质可以不相同、所述的重掺杂层的扩散杂质与衬底层的扩散杂质可以不相同。所述的衬底层的杂质掺杂浓度大于或等于lX1018/cm3。所述的缓冲层、漂移层、轻掺杂层和重掺杂层的杂质掺杂浓度为1 X IO14-I X IO18/3cm ο所述的缓冲层的杂质掺杂浓度大于重掺杂层杂质掺杂浓度。所述的重掺杂层的杂质掺杂浓度大于漂移层杂质掺杂浓度。所述的漂移层的杂质掺杂浓度大于轻掺杂层杂质掺杂浓度。本专利技术还提供一种同时具有低正向压降和简单制作工艺的结势垒型肖特基器件制作方法。一种制造半导体器件的方法，其特征在于包括如下步骤1)在衬底层上通过外延生产方式形成缓冲层、漂移层、轻掺杂层和重掺杂层；幻通过向重掺杂层半导体材料中注入硼离子再进行高温退火，在轻掺杂层和重掺杂层中形成多个相互分离的P型区作为抑制区，在预定位置的轻掺杂层和重掺杂层中形成肖特基势垒边缘P型扩散保护环，同时在半导体装置边缘的表面形成硅表面保护层；3)在重掺杂层上淀积一层势垒金属，通过低温合金在重掺杂层表面N型区形成肖特基势垒层，在抑制区表面形成欧姆接触区。本专利技术的半导体器件，与传统结势垒型肖特基器件相比，在具有相同反向击穿电压条件下，具有低的正向压降，同时具有高的器件开关速度，对器件的电参数特性进行进一步优化。附图说明图1为本专利技术一种实施方式的剖面示意图；图2为本专利技术半导体器件单个元胞的剖面示意图；图3为传统结势垒型肖特基单个元胞的剖面示意图；图4为本专利技术半导体器件单个元胞和传统结势垒型肖特基单个元胞在正向偏压时的电压与电流密度曲线；图5为本专利技术半导体器件单个元胞和传统结势垒型肖特基单个元胞在反向偏压时的电压与电流密度曲线。1、衬底层；2、缓冲层；3、漂移层；4、轻掺杂层；5、重掺杂层；6、抑制区；7、肖特基势垄L层；8、欧姆接触区；9肖特基势全边缘P型扩散保护环；10、硅表面保护层；11、传统结势 ■型肖特基衬底层；12、传统结势 ■型肖特基漂移层；13、传统结势 ■型肖特基抑制区；14、传统结势 ■型肖特基欧姆接触区；15、传统结势 ■型肖特基势垒层；16、本专利技术半导体器件单个元胞在正向偏压时的电压与电流密度曲线；17、传统结势 ■型肖特基单个元胞在正向偏压时的电压与电流密度曲线；18、本专利技术半导体器件单个元胞在反向偏压时的电压与电流密度曲线；19、传统结势 ■型肖特基单个元胞在反向偏压时的电压与电流密度曲线。具体实施例方式图1示出了本专利技术一种实施方式的剖面示意图，下面结合图1详细说明本专利技术的半导体器件。一种半导体器件包括衬底层1，为N传导类型半导体材料，在衬底层下表面通过金属引出阴极；缓冲层2，位于衬底层1之上，为N传导类型的半导体材料；漂移层3，位于缓冲层2之上，为N传导类型的半导体材料；轻掺杂层4，位于漂移层3之上，轻掺杂层为N传导类型的半导体材料；重掺杂层5位于轻掺杂层4之上，为N传导类型的半导体材料；抑制区6，为多个P型区相互分离地形成在轻掺杂层和重掺杂层中，每个抑制区6为P传导类型的半导体材料，宽度为2 6um，彼此间隔距离为2 IOum ；重掺杂层顶部N型半导体材料与金属Ni低温合金形成肖特基势垒层7，抑制区6与金属Ni低温合金形成欧姆接触区8 ； 在肖特基势垒层7和欧姆接触区8上覆盖一层导电金属Al引出器件的阳极；肖特基势垒边缘P型扩散保护环9，位于肖特基势垒层7边缘用于维护器件反偏电压；硅表面保护层10， 位于半导体器件边缘的表面，是半导体氧化物或氮化物等半导体钝化层。在衬底层1上通过外延生产方式形成缓冲层2、漂移层3、轻掺杂层4和重掺杂层 5，缓冲层2中磷杂质浓度例如设定为3 X IO16原子/CM3，漂移层3中磷杂质浓度例如设定为1 X IO15原子/CM3，轻掺杂层4中磷杂质浓度例如设定为5X IO14原子/CM3，重掺杂层5 中磷杂质浓度例如设定为5X IO15原子/CM3，衬底层1中为掺入磷原子的浓度例如设定为 1 X IO19原子/CM3，缓冲层2、漂移层3、轻掺杂层4和重掺杂层5可以在一次外延生长中形成，通过在外延淀积过程中调节掺入磷杂质的浓度来实现。光刻工艺后通过注入硼离子再进行高温退火，在轻掺杂层4和重掺杂层5的半导体材料中引入多个相互分离P型区作为抑制区6，与此同时也引入了肖特基势垒边缘P型扩散保护环9和硅表面保护层10。然后在此基础上，在器件表面上淀积一层势垒金属Ni，通过低温合金在重掺杂层 5表面形成肖特基势垒层7，同时抑制区6与金属Ni低温合金形成欧姆接触区8。如上所述，当器件加正向偏压时，缓冲层2和重掺杂层5具有高的杂质浓度，降低了的器件的导通电阻从而减少器件的正向压降，其中重掺杂层5因选取了高的磷原子掺杂5浓度也降低了肖特基势垒层7势垒高度，并且只要本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：杨忠武，
申请(专利权)人：上海芯石微电子有限公司，
类型：发明
国别省市：