用于管芯上电压缩放的分布式功率传送方案制造技术

本发明专利技术公开了用于管芯上电压缩放的分布式功率传送方案。本文公开了适于使功率门单元基于处理器的负载产生可变电压信号的高速低压差(HS-LDO)电压调节电路。在各实施例中，选择逻辑可动态地启用或禁用HS-LDO电路以使得功率门电路能够在全通或全断模式下操作。可描述和要求保护其它实施例。

【技术实现步骤摘要】

本申请一般涉及集成电路，尤其涉及可变电压通过管芯上电压调节器的传送。
技术介绍
计算设备可将大部分时间花在空闲状态。因此，空闲状态下的功率节省对于抑制功耗是极其重要的。一些处理器可允许取决于活动来调节核电压。例如，一些中央处理单元(CPU)可具有生成电压标识(VID)信号的能力。VID信号可向电源单元指示CPU所需的电压量。提供这种可变电压的通常方式可通过使用外部电压调节器(VR)。然而，外部VR可比固定电压调节器更贵且可能需要更大的物理板面积。此外，外部VR在调节其输出方面可能慢。结果，外部VR可能不是非常适合在小的时间增量上支持CPU的动态功率节省。目前存在不使用外部VR的若干种管芯上功率节省技术。这些技术包括时钟缩放、 时钟选通和功率选通。时钟缩放可指根据工作负载缩放时钟频率，以便节省动态有效功率。 时钟选通可指当逻辑块没有处理任何数据时维持处理器的某些逻辑块的状态以便消除切换功耗。尽管时钟缩放和/或时钟选通可降低动态功耗，然而外部VR可能仍是改变供电电压以便降低泄漏功率所必须的。功率选通可指关闭处理器中当前没有使用的某些逻辑块的功率以便降低处理器的总体功率泄漏。功率选通可表现为在供电电压上的开/关控制。理想地，经功率选通的逻辑块可根本不消耗功率。如此，功率选通可非常适于使逻辑块进入待机或休眠模式。然而， 由于与进入或退出功率选通状态相关联的固有等待时间，在正常的操作条件下功率选通是不能容忍的。需要节省更多的功率量，尤其是在处理器的一个或多个功率域不能完全断电，但也没有处理时间敏感的数据时的情况中。此外，因为外部VR可能是昂贵且低效率的，所以有利的是在管芯上具有满足以下要求的精细粒度的功率传送机制无需使用外部VR的可变电压电平的传送；基于工艺角(process corner)的Vcc调谐以满足产品要求；以通常的输入电压在不同的电压下以不同的时钟频率操作不同的逻辑块；以及从通常的输入电压生成可变电压电平以减少平台VR轨的数量。附图简述本公开的实施例借助示例性图示而非限定地予以描述，这些图示示出于附图中， 其中相同标记表示相同要素，在附图中附图说明图1是根据各实施例的示例高速低压差(high speed low dropout (HS-LDO))电压调节电路的框图；图2是示出根据各实施例的HS-LDO电路的各组件之间的结构关系的框图；图3是根据各实施例的示例N级预驱动器单元和耦合到PGT单元的示例P级驱动器单元的框图；图4是示出根据各实施例的HS-LDO电路的示例操作的一部分的流程图。图5是示出根据各实施例将HS-LDO电路集成到处理器的功率域的两种方式的框图。图6是示出适于实施本专利技术的各实施例的示例计算机系统的框图。 具体实施例方式在以下详细描述中，对附图进行了参考，附图构成了以下详细描述的一部分且在其中作为图示示出了可实践本专利技术的实施例。要理解，可应用其它实施例并作出结构或逻辑改变而不会脱离本专利技术的范围。由此，以下详细描述不被理解为限制意义，且根据本专利技术的实施例的范围仅由所附权利要求及其等效方案来定义。以有助于理解本专利技术的实施例的方式，将各操作描述为依次的多个分立的操作； 然而，描述的顺序不应被解释为表示这些操作是依赖于顺序的。可使用术语“耦合的”和“连接的”连同其衍生词。应当理解，这些术语并不意图作为彼此的同义词。相反，在特定实施例中，可使用“连接的”来指示两个或更多元件彼此直接物理或电气接触。“耦合”可表示两个或多个元件直接物理或电气接触。然而，“耦合” 也可表示两个或多个元件彼此并未直接接触，但是仍然彼此协作或交互。为了描述的目的，“A/B”形式或“A和/或B”形式的短语表示(A)、(B)或(A和B)。 为了描述的目的，“A、B和C中的至少一个”形式的短语表示(A)、(B)、(C)、(A和B)、(A和 C)、(B和C)或(A、B和C)。为了描述的目的，“ (A)B"形式的短语表示(B)或(AB)，即A是任选要素。描述可使用短语“在一实施例中”或“在实施例中”，各自可指示相同或不同的实施例中的一个或多个。此外，如参考本专利技术的实施例使用的术语“包括”、“包含”、“具有”等是同义词。描述可使用诸如“运算放大器”、“门”、“晶体管”、“电阻器”、“PM0S”和“NM0S”等各种术语来表示各实施例中使用的各组件。应理解这些组件可以各种方式实现和/或被类似功能的组件替换。例如，可利用多个电阻器和/或晶体管来实现“电阻器”或“运算放大器”。因此，贯穿本公开使用的术语仅是为了说明的目的，而不应解释为限制。计算设备的处理器可具有若干功率域。每个功率域可具有其自身的锁相环(PLL) 来控制其时钟频率，且可独立地管理其自身的功耗。功率选通连同时钟选通、时钟缩放可降低处理器的功耗。典型地，功率门(PGT)单元可与功率域内的逻辑块相关联，且功率域可包含多个PGT单元。电子设计自动化(EDA)工具的供应商可为各种标准功率门(PGT)单元 (在其EDA工具中也称为PGT元)提供简图。可通过称为自动化放置和路由(APR)的过程将PGT单元自动映射至其相应的逻辑块。常规PGT单元可支持两种操作模式，全通模式，其中与PGT单元相关联的逻辑块可在正常电压下操作，全断模式，其中逻辑块完全断电，即从PGT单元接收约0伏。根据各实施例，高速低压差(HS-LDO)电压调节电路可耦合到处理器内的功率域的PGT单元以向PGT单元提供第三操作模式可变电压模式。在该可变电压模式中，可取决于处理器的实际负载改变PGT单元的输出电压。例如，当功率域不处理时间敏感数据但不能完全断电时，处理器可输出VID信号，向HS-LDO电路指示需要较低电压以便节电。类似地，当处理器的负载增加时，HS-LDO电路可指导功率域内的所有PGT单元提供较高电压以满足处理器的需要。在各实施例中，当HS-LDO电路被禁用时，PGT单元可在全通或全断模式下运行，其中与PGT单元相关联的逻辑块或者在全电压下正常操作或者断电，从PGT单元接收0伏。在各实施例中，当HS-LDO电路启用时，PGT单元可在可变电压模式下运行。在可变电压模式下，HS-LDO电路可指导功率域内的所有PGT单元以基于VID信号或某些其它电压控制信号提供输出至其相应的逻辑块。在各实施例中，当HS-LDO电路被启动且PGT单元操作在可变电压模式下时，与PGT 单元相关联的逻辑块可接收低于正常操作条件下的全通电压的电压信号。然而，逻辑块仍可保持在有效操作中，与逻辑块仅保持其状态信息而不积极处理任何信息的待机或睡眠状态不同。因此，HS-LDO电路可不具有与某些其它功率节省方法相关联的进入一退出等待时间。图1是根据各实施例的示例HS-LDO电压调节电路的框图。在实施例中，如所示， HS-LDO电路100可包括居中的低速环(LSL) 110和各种其它组件。在各实施例中，居中LSL 110可包括运算放大器(op-amp) 105。op-amp 105可在其输入端子之一上接收基准电压Vref 101。op-amp 105可在其输出端子上产生设置点电压信号Vset 1020 op-amp 105的输出端子还可经由一个或多个组件耦合到op-amp 105的第二输入端子，该一个或多个组件可包括N级复制103本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：M·特瑞范迪，T·H·金，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：