减小半导体器件中通孔尺寸的方法技术

本发明专利技术提供了一种减小半导体器件中通孔尺寸的方法，包括(a)提供前端器件结构，前端器件结构上具有层间介质层，层间介质层上具有硬掩膜层，硬掩膜层上形成有具有开口图案的光刻胶层，开口图案的尺寸L大于设定的通孔目标值D；(b)以光刻胶层为掩膜刻蚀硬掩膜层，将开口图案转移到硬掩膜层，直至露出部分层间介质层；(c)以光刻胶层为掩膜，采用与步骤(b)相同的刻蚀条件对硬掩膜层进行刻蚀，刻蚀时间＝A×(L-D)，A为一系数；(d)以光刻胶层为掩膜刻蚀层间介质层，以形成尺寸为目标值的通孔。根据本发明专利技术，能够减小半导体器件中通孔尺寸，且能够在实际生产中可以通过调整硬掩膜层的刻蚀时间来形成所需尺寸的通孔。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，特别涉及。
技术介绍
集成电路制造工艺是一种平面制作工艺，其结合光刻、刻蚀、沉积、离子注入等多种工艺，在同一衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的功能。为了在两层以上的导电层中形成互连线，半导体制作过程中常需要制作大量的通孔。随着半导体制造技术推进到更加先进的深亚微米技术，半导体金属布线的层数越来越多，相应的通孔刻蚀工艺步骤也越来越多，并且通孔的尺寸随着器件设计尺寸的减小也逐步减小。以DRAM(动态随机存储器)制造为例，存储量由4M发展到512M时，设计规则由 1 μ m缩小到0. 16 μ m，其中通孔的尺寸也从0. 8 μ m下降到0. 25 μ m。通孔尺寸越小，刻蚀的难度也越来越大，而通孔的形成质量对于电路的性能影响很大，尤其对于65nm以下工艺， 如果其工艺结果出现偏差，将会导致电路的电性能变差，严重时器件将不能正常工作。现有的工艺中，形成半导体器件中的通孔的方法如图IA至IB所示。如图IA所示，首先在衬底101上沉积一层刻蚀停止层102，在刻蚀停止层102上沉积介质层103，该层要求为低k(介电常数)的介质材料层。在介质层103的表面形成硬掩膜层104，在硬掩膜层104的表面形成底部抗反射层105，然后在该底部抗反射层105的表面涂敷一层光刻胶层，通过曝光显影方法形成具有图案的光刻胶层106。如图IB所示，以光刻胶层106为掩膜，依次刻蚀底部抗反射层105、硬掩膜层104 和介质层103，直到刻蚀停止层102为止，形成通孔107。其中，在刻蚀硬掩膜层104时，硬掩膜层104的刻蚀工艺完成后即换另外一种气体以刻蚀下方的介质层103。最后采用灰化工艺去除光刻胶层106和底部抗反射层105。为了减小通孔的尺寸，传统的工艺中一般通过减小光刻胶层的开口图案来达到目的。例如专利号为03102525. 0的专利公开了一种通过双层光刻胶的二次曝光形成微细图案的方法，其缺点在于不能利用传统设备并且工艺复杂；专利号为200310124851. 9的专利公开了一种形成微细图案的方法，其缺点在于必须采用新设备并增加工艺步骤而且难以精确控制光刻胶图案的关键尺寸。因此，需要一种新的方法，既能够减小半导体器件中通孔尺寸，又不会因为增加工艺步骤或需要采用新设备而使生产成本增加。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术提供了一种形成通孔的方法，包括(a)提供前端器件结构，所述前端器件结构上具有层间介质层，所述层间介质层上具有硬掩膜层，所述硬掩膜层上形成有具有开口图案的光刻胶层，所述开口图案的尺寸L大于设定的通孔目标值D ;(b)以所述光刻胶层为掩膜，刻蚀所述硬掩膜层，将所述开口图案转移到所述硬掩膜层，直至露出部分所述层间介质层；(C)以所述光刻胶层为掩膜，采用与步骤(b)相同的刻蚀条件对所述硬掩膜层进行刻蚀，刻蚀时间=AX (L-D)，其中A为一系数；和(d)以所述光刻胶层为掩膜，刻蚀所述层间介质层，以形成尺寸为所述目标值的通孔。优选地，其中A在1秒/纳米至2秒/纳米之间。优选地，还包括在所述前端器件结构和所述层间介质层之间还具有刻蚀停止层。优选地，还包括所述硬掩膜层和所述光刻胶层之间还具有抗反射层，并在实施步骤(a)之后且在实施步骤(b)之前，以所述光刻胶层为掩膜刻蚀所述抗反射层，直至露出下方的所述硬掩膜层。优选地，所述抗反射层是底部抗反射层或者包括形成于所述硬掩膜层上的第一底部抗反射层、形成于所述第一底部抗反射层上面的低温氧化层以及形成于所述低温氧化层上面的第二底部抗反射层。优选地，(c)步骤的所述刻蚀时间为1 15秒。优选地，所述硬掩膜层采用的材料为二氧化硅。优选地，刻蚀所述硬掩膜层的方法为干法刻蚀，且采用的刻蚀气体为包含CHF3与氧气的混合气体或者包含CH2F2与氧气的混合气体。优选地，所述氧气的流速为10 25sCCm。优选地，所述氧气在所述混合气体中所占的体积比为5% 20%。优选地，还包括，在实施步骤(a)之后且在实施步骤(b)之前，对所述具有开口图案的光刻胶层进行等离子放电处理，所述等离子放电处理为先采用包含N2和H2的混合气体进行第一放电处理再单独采用N2进行第二放电处理。优选地，在所述第一放电处理中，所述混合气体中N2的流速为10 lOOsccm，H2的流速为50 200sccm，放电功率为200 1000W，放电时间为10 25秒。优选地，在所述第二放电处理中，所述N2的流速为20 lOOsccm，放电功率为 200 500W，放电时间为10 25秒。根据本专利技术，能够减小半导体器件中通孔尺寸，且能够在实际生产中可以通过调整硬掩膜层的刻蚀时间来形成所需尺寸的通孔，未增加任何的工艺步骤，也不必采用新设备而使生产成本增加。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图IA至图IB是传统的形成通孔的剖面结构示意图；图2A至2D是根据本专利技术的一个实施例的形成通孔的示意图；图3是形成通孔的过程中生成的聚合物附着情况的示意图；图4是根据本专利技术一个实施例的形成通孔的方法的工艺流程图。具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底了解本专利技术，将在下列的描述中提出详细的步骤，以便说明本专利技术是如何减小半导体器件中通孔尺寸的。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下列说明，本专利技术的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、清晰地辅助说明本专利技术实施例的目的。应当了解，当提到一层在另一层 “上”时，该层可以直接在上面，或者可以有一个或多个中间层。另外，还应理解，提到一层在两个层“之间”时，它可以只是在两个层之间的层，或也可以有一个或多个中间层。根据本专利技术一个方面的实施例如图2A至图2D所示。如图2A所示，提供前端器件结构201，该前端器件结构201包括前序工艺中所形成的器件结构层，例如金属互连结构层等。具体的举例为导线层形成于前端器件结构201内， 导线层是需要引出到器件表面的金属层，例如铜。可选地，可在前端器件结构201的表面形成刻蚀停止层202，材料可以选择为氮化硅，形成方式可以选择为CVD(化学气相沉积)法。 然后在刻蚀停止层202的表面形成层间介质层203，材料可以是但不限于氧化硅、碳化硅、 氮化硅、碳硅氧化合物、掺氮碳化硅中的一种或其组合。在层间介质层203的表面形成硬掩膜层204，材料可以是采用TE0S(四乙基正硅酸盐)为源气体制作的二氧化硅，形成方本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：符雅丽，张海洋，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：