本发明专利技术提供一种半导体装置。在包括CMOS反相器的存储器单元中，抑制以因漏电流导致的栅极布线的限制和设计规则的限制为起因的存储器单元的面积的增大。作为包括第一反相器(IV1)和第二反相器(IV2)的存储器单元(1A)的第一金属层，配置第一布线(FL1)和第二布线(FL2)。第一布线与第一反相器的2个漏极(D)和第二反相器的第二栅极布线(GL2)连接。第二布线与第二反相器的2个漏极(D)和第一反相器的第一栅极布线(GL1)连接。第一布线被配置成与第二栅极布线重叠，第二布线被配置成与第一栅极布线重叠。在比第一金属层更上层中，配置了第二金属层和比其更上层的第三金属层。
【技术实现步骤摘要】
本专利技术涉及半导体装置，尤其涉及具备了包括CMOS反相器的存储器单元(memory cell)的半导体装置的布局(layout)。
技术介绍
近年来，在电子控制的必要性提高的家电产品和设备中，安装了较多的用于控制这些家电产品和设备的计算机系统。作为这样的计算机系统，例如已知有在同一个半导体基板(即半导体基片)上不仅形成了微型计算机，而且还形成了闪存、SRAM(Static Random Access Memory，静态随机存取存储器)等存储器的混合搭载型的半导体装置。为了减小混合搭载型的半导体装置的尺寸，要求尽量扩大要求大的存储容量的闪存的占有面积，另一方面，对于主要用作缓冲器的情况多的SRAM的占有面积，要求尽量减小。在包含2个CMOS反相器而构成SRAM的存储器单元的情况下，作为尽量减小存储器单元的面积的布局，例如公开了专利文献1的图1的存储器单元。在该存储器单元中，使 2个CMOS反相器的栅极布线之间靠近，并利用比该栅极布线上层的两层金属层来进行2个 CMOS反相器的漏极之间的连接、以及漏极和栅极的环路(loop)连接。根据该布局，能够尽量将存储器单元的面积抑制得小。现有技术文献专利文献1 日本特许第4190242号公报但是，在形成上述的SRAM时，根据所采用的工艺和设计规则，有时会附加如下说明的限制。担心因该限制而存储器单元的面积增大，并且形成SRAM的混合搭载型的半导体装置的尺寸增大。例如，有时为了对占有面积大的闪存的制造进行最优化，采用对于SRAM的形成来说不是最优的工艺(例如，闪存用的工艺)。设计规则以该工艺的条件为起因而被限制，根据构成SRAM的CMOS反相器的栅极布线的宽度而在源极-漏极之间容易产生漏电流，因此， 需要使用为了抑制漏电流而预先增加栅极布线的宽度(即，栅极长度)的布局。此外，有时根据在多层布线中使用的金属层的设计规则，在最上层的金属层中布线模式(pattern)的设计自由度被显著地限制。例如，存在在最上层的金属层中形成焊盘 (bonding pad)等厚的外部连接电极的设计规则的限制的情况下，在最上层的金属层中不容许微细的布线模式。如果对将该设计规则的限制应用到专利文献1的图1所示的SRAM的存储器单元的情况进行说明的话，则应作为最上层的第三金属层而配置的比特线被配置于其下层的第二金属层(容许微细的布线模式的金属层)。在该第二金属层中也配置用于连接2个CMOS 反相器的漏极之间的布线，但是，该配线必须大地迂回配置，以便避开相同金属层的比特线。即，第二金属层的布局变得非常宽，存储器单元的面积增大。
技术实现思路
因此，本专利技术提供一种半导体装置，其即使存在因构成SRAM的CMOS反相器的源极-漏极之间的漏电流导致的栅极布线的限制、以及在多层布线中使用的金属层的设计规则的限制，也能够尽量抑制存储器单元的面积的增大。本专利技术是一种具备了存储器单元的半导体装置，该存储器单元包括由P沟道的第一晶体管和N沟道的第二晶体管构成的第一 CMOS反相器、以及由P沟道的第三晶体管和N 沟道的第四晶体管构成的第二 CMOS反相器，该半导体装置的特征在于，所述存储器单元具备第一栅极布线，在所述第一和第二晶体管中共同配置；第二栅极布线，在所述第三和第四晶体管中共同配置；第一布线，作为比所述第一和第二栅极布线上层的第一金属层而配置，并连接到所述第一和第二晶体管的各漏极和所述第二栅极布线；第二布线，作为所述第一金属层而配置，并连接到所述第三和第四晶体管的各漏极和所述第一栅极布线；比所述第一金属层还上层的第二金属层；以及比所述第二金属层还上层的第三金属层，所述第一布线与所述第二栅极布线重叠，所述第二布线与所述第一栅极布线重叠。根据本专利技术，即使存在因CMOS反相器的源极-漏极之间的漏电流导致的栅极布线的限制、以及金属层的设计规则的限制，也能够尽量抑制存储器单元的面积的增大。附图说明图1是表示本专利技术的实施方式的半导体装置的概略结构的平面图。图2是表示图1的SRAM的存储器单元的等效电路图。图3是表示图1的SRAM的存储器单元的布局的平面图。图4是表示图1的SRAM的存储器单元的布局的平面图。图5是表示图1的SRAM的存储器单元的布局的平面图。图6是表示图1的SRAM的存储器单元的布局的平面图。标号说明1 SRAMIA存储器单元2 闪存3微型计算机100半导体基板IVl 第一反相器IV2第二反相器T1、T3 P沟道晶体管Τ2.Τ4 N沟道晶体管Τ5、Τ6 传输门(transfer gate)GLl第一栅极布线GL2第二栅极布线FLl 第一布线FL2 第二布线BLU BL2 第三布线TLl 第四布线TL2 第五布线TL3 第六布线具体实施例方式参照附图来说明本专利技术的实施方式的半导体装置。图1是表示该半导体装置的概略结构的平面图。如图1所示，在半导体基板100上配置了静态型半导体存储器(以下，称为SRAM1)，该静态型半导体存储器由多个存储器单元IA规则地配置而成。此外，在半导体基板100上配置了闪存2，而且配置了用于控制SRAMl和闪存2的微型计算机3。这些作为混合搭载型的半导体装置、即1个半导体基片而形成。这里，闪存2作为与SRAMl相比大的存储容量的存储器(例如4M字节)而配置， SRAMl作为与闪存2相比小的存储容量的缓冲存储器(例如256K字节)而配置。这时，闪存2对于半导体基板100的表面整体的占有面积明显比SRAMl的占有面积大(例如半导体基板100整体的9成左右)。以下说明在SRAMl中包括的存储器单元IA的等效电路。图2是表示在SRAMl中包括的多个存储器单元IA中的1个存储器单元IA的等效电路图。如图2所示，该存储器单元IA包括作为CMOS反相器的第一反相器IVl和第二反相器IV2、以及由N沟道晶体管构成的2个传输门T5、T6。第一反相器IVl由P沟道晶体管 Tl和N沟道晶体管Τ2构成，第二反相器IV2由P沟道晶体管Τ3和N沟道晶体管Τ4构成。第一反相器IVl和第二反相器IV2在电源Vcc和接地之间维持时常供电状态，并且互相环路连接，在各连接点的节点NDl和节点ND2中存储保持逻辑电平互相反转的数据。以下表示该存储器单元IA在半导体基板100上的布局的一例。图3至图6是分别表示存储器单元IA的布局中的不同的层的平面图。图3表示在半导体基板100上形成的P沟道晶体管Tl、Τ3、以及N沟道晶体管Τ2、 iM的布局。例如，在P型半导体基板100上配置的N型阱(well)NW中，配置了反相器IVl 和第二反相器IV2的各P沟道晶体管T1、T3。在各P沟道晶体管Τ1、Τ3中配置了作为P型有源层的漏极D和源极S。此外，在P型半导体基板100的区域中配置了反相器IVl和第二反相器IV2的各N沟道晶体管Τ2、Τ4。在各N沟道晶体管Τ2、Τ4中配置了作为N型有源层的漏极D和源极S。构成第一反相器IVl的P沟道晶体管Tl和N沟道晶体管Τ2的各栅极G，作为由多晶硅构成的第一栅极布线GLl而一体地形成。该第一栅极布线GLl的对于线宽度的中心线大概沿着图中的X方向。同样地，构成第二反相器IV2的P沟道晶体管Τ3和N沟道晶体管Τ4的各栅极G， 也作为由多晶硅构成的第二栅极布线GL2而一体地形成。该第二栅极布线GL本文档来自技高网...
【技术保护点】
１．一种半导体装置，具备存储器单元，该存储器单元包括由Ｐ沟道的第一晶体管和Ｎ沟道的第二晶体管构成的第一ＣＭＯＳ反相器和由Ｐ沟道的第三晶体管和Ｎ沟道的第四晶体管构成的第二ＣＭＯＳ反相器，该半导体装置的特征在于，所述存储器单元具备：第一栅极布线，在所述第一和第二晶体管中共同配置；第二栅极布线，在所述第三和第四晶体管中共同配置；第一布线，作为比所述第一和第二栅极布线上层的第一金属层而配置，并连接到所述第一和第二晶体管的各漏极和所述第二栅极布线；第二布线，作为所述第一金属层而配置，并连接到所述第三和第四晶体管的各漏极和所述第一栅极布线；比所述第一金属层还上层的第二金属层；以及比所述第二金属层还上层的第三金属层，所述第一布线与所述第二栅极布线重叠，所述第二布线与所述第一栅极布线重叠。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：山田光一，
申请(专利权)人：安森美半导体贸易公司，
类型：发明
国别省市：BM
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