在增强沉积均匀性的基础上，为晶体管的一类型可选择性提供阈值调整半导体材料，如硅／锗合金。为此目的，可沉积半导体合金在任何晶体管的有源区，随后可在高度可控的图案化模式的基础上图案化。因此，可降低阈值变异。
【技术实现步骤摘要】
【国外来华专利技术】
总的来说，本专利技术是有关包含先进的晶体管元件的复杂的集成电路，其包括包含含金属电极和相比栅极电介质(如二氧化硅以及氮化硅)增加的介电常数的高-K栅极电介质的高电容栅极结构。
技术介绍
先进的集成电路的制造，如CPU，储存器件，ASICs (application specific integrated circuits，专用集成电路)和之类的，需要大量的电路元件以依据指定的电路布局形成在给定的芯片区域上，其中场效晶体管代表电路元件之一重要类型，其实质确定集成电路的性能。一般来说，目前实行的多个工艺技术，其中对于包括场效晶体管的复杂的电路的很多种类而言，鉴于运行速度和/或功耗和/或成本效益，MOS技术由于优越的特性，是目前前途最有希望的方法之一。在制造复杂集成电路，使用例如，MOS技术，数百万晶体管，例如，η-沟道晶体管和/或ρ-沟道晶体管，形成在包括结晶半导体层的衬底上。场效应晶体管，不论是否考虑η-沟道晶体管或P-沟道晶体管，通常包括所谓的PN结，通过高掺杂区域的接口形成，称为漏和源区域，稍掺或不掺区域，如沟道区域，置于毗邻高掺杂的区域。在场效应晶体管，沟道区域的导电，即导电沟道的驱动电流能力，是通过邻近沟道区域形成的栅电极控制和通过薄绝缘层由此分离。导电沟道形成后沟道区域的导电性，由于适当的控制电压应用于栅电极，取决于掺杂浓度，电荷载体的流动性，和-在晶体管宽度方向的沟道区域的给定扩展-源极和漏极区域之间的距离，也被称为沟道长度。因此，控制电压应用于栅电极之后，在绝缘层下，结合迅速创建导电沟道的能力，沟道区域的导电性实质影响MOS晶体管的性能。因此，创建沟道的速度，此取决于栅电极的导电性，和沟道电阻率实质确定晶体管特性，沟道长度的缩放-与其相关的沟道电阻率的减少和栅极电阻率的减少-是占主导地位的设计标准，以完成集成电路的运行速度的增加。目前，由于硅实质的无限可用性，硅和相关材料的特点，和在过去50年积累的工艺和经验，绝大多数集成电路在硅的基础上制造。因此，在可预见的将来为大众产品设计的电路产生，硅可保持选择的材料。在制造半导体器件，硅的重要性的原因之一是硅/ 二氧化硅接口的优越的特点，可实现不同的区域彼此的可靠的电气绝缘。在高温，硅/ 二氧化硅接口稳定，从而使随后高温度工艺的性能，如需要的例如为退火周期，以激活掺杂物和固化晶体损伤，而不牺牲接口的电气特性。对于上文指出的原因，最好使用二氧化硅作为场效应晶体管的分离栅电极的栅极绝缘层，常由从硅沟道区域的多晶硅或其他含金属材料组成。在稳定提高场效应晶体管的器件性能，沟道区域的长度不断下降以提高切换速度和驱动电流能力。因通过提供栅电极的电压控制晶体管性能以反转沟道区域的表面到足够高的电荷密度，对于给定的供应电压提供了所需的驱动电流，通过栅电极形成的电容器提供的一定程度的电容耦合，沟道区域和之间的二氧化硅必须被维持。结果，减少沟道长度需要增加的电容耦合，以避免在晶体管操作的所谓的短沟道行为。短沟道行为可能导致增加的泄漏电流和沟道长度上的阈值电压的显着依赖。用相对较低的供应电压活性缩小晶体管器件，从而降低的阈值电压可能受到漏电流的指数增加，同时也需要栅电极的增强电容耦合到沟道区域。因此，为栅极和沟道区域之间的所需的电容必须相应减少二氧化硅层的厚度。例如，约为0. 08 μ m的沟道长度，可能需要二氧化硅制成的栅极电介质薄约1. 2纳米。虽然有极短沟道的高速晶体管元件的普遍使用可能限制高速应用，而有较长的沟道的晶体管元件可用于不太重要的应用，如存储晶体管元件，通过超薄二氧化硅栅极绝缘层的电荷载体的直接隧穿造成的相对较高的漏电流可能达到在范围的氧化层厚度的值或l-2nm，可能不再兼容性能驱动电路的要求。因此，取代二氧化硅，或其至少一部分，已考虑栅极绝缘层的材料，特别是极薄的二氧化硅栅极层。可能的替代电介质包括显示显着较高的介电常数的材料，使相应形成栅极绝缘层的物理上较大厚度尽管如此提供电容耦合，通过非常薄的二氧化硅层获得。一般情况下，实现指定的电容耦合二氧化硅要求的厚度，被称为电容等效厚度(CET)。因此，在乍看之下，似乎只以高_k材料更换二氧化硅是直接的的方式来获取1纳米和更小的范围的电容等效厚度。因此建议，以高介电常数的材料，如K约25的氧化钽(Tii2O5)，K约150的锶钛氧化物(SrTiO3)，氧化铪(HfO2)，HfSiO，氧化锆(ZrO2)，以及类似的取代二氧化硅。此外当推进到先进的基于高k电介质的栅极结构，晶体管性能也可通过为栅电极提供适当的导电材料而提高，以取代通常使用的多晶硅材料，因为多晶硅可能遭受接口至栅极介质邻域的电荷载体耗尽，从而减少沟道区域和栅电极之间的有效电容。因此，已建议栅极堆栈，其中高k介电材料提供增强的电容，即使相比二氧化硅层不是太关键的厚度，而另外维持漏电流在可接受的水平。另一方面可形成含金属非多晶硅材料，如氮化钛，氧化铝和之类的，从而直接连接到高k电介质材料，因此实质避免了耗尽区的存在。因为通常晶体管的低阈值电压代表导电沟道形成在沟道区域的电压，希望获得高驱动电流，通常各自沟道的可控性要求复杂的横向掺杂轮廓和掺杂梯度，至少在PN结邻域。因此，通过离子注入通常形成所谓的光环区域，以引进掺杂种其导电类型对应其余沟道的导电类型和半导体区域，从而形成各自的扩展和深的漏极和源区域后“加强”产生的PN结掺杂梯度。这样，晶体管的阈值电压明显决定沟道的可控性，其中可为减少的栅极长度观察阈值电压的重大变异。因此，通过提供适当的光环注入区域沟道的可控性增强，从而也减少阈值电压的变异， 也称为阈值滚降(roll off)，也减少具有在栅极长度变异的晶体管性能的显着变异。由于通过接触栅极电介质材料的栅极材料的功函数，显着的影响晶体管的阈值电压，必须保证关于晶体管的导电类型的有效的功函数的适当的调整。例如，适当的含金属栅电极材料如氮化钛，氧化铝之类的频繁使用，其中可调整相应的功函数，以适当晶体管的一类型，如η-沟道晶体管，而P-沟道晶体管可需要不同的功函数和因此不同处理的含金属电极材料，以获得所需的阈值电压。在这种情况下，需要复杂和精良的制造模式以提供不同的栅电极材料在符合不同晶体管类型的要求。基于这个原因，通过在高_k电介质材料和晶体管器件的沟道区域之间的接口提供专门设计的半导体材料，也已建议适当调整晶体管器件的阈值电压以适当地 “适应”专门设计的半导体材料的带隙至含金属栅电极材料的功函数，从而获得晶体管所需的低阈值电压。通常情况下，通过外延生长技术，可提供相应的专门设计的半导体材料，如硅/锗和之类的，可能也存在一个额外的复杂的工艺步骤，但相比不同的含金属栅极电极材料的提供，可以提供降低的整体工艺复杂性或在获得适当的晶体管特性可提供更大的灵活性。然而，事实证明，提供阈值调整半导体合金的制造序列，在半导体芯片或衬底，阈值变异上可有重大影响，将在参考图IA至ID详细解释。图IA示意说明半导体器件100的横截面视图，包括衬底101，其上形成具有适当的厚度的含硅半导体材料103，其中和其上形成晶体管元件。在这个例子所示，埋绝缘层102， 例如二氧化硅材料的形式，位在衬底101和含硅半导体层103之间。此外，隔离结构104， 如浅沟槽隔离本文档来自技高网...
【技术保护点】
１．一种方法，包括下列步骤：在第一含硅结晶半导体区域和第二含硅结晶半导体区域上形成含硅半导体合金层；从所述第二含硅结晶半导体区域选择性地移除所述含硅半导体合金层；在所述含硅半导体合金层上形成第一晶体管的第一栅电极结构，所述第一栅电极结构包含高ｋ电介质栅极绝缘层和形成在所述高ｋ电介质栅极绝缘层上的含金属栅电极材料；及在所述第二含硅结晶半导体区域上面形成第二晶体管的第二栅电极结构，所述第二栅电极结构包括高ｋ电介质栅极绝缘层和形成在所述第二栅电极结构的所述高ｋ电介质栅极绝缘层上的含金属栅电极材料。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：S·克朗霍尔兹，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US
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